电芯结构剖面图-

3. 1 额定电压1 kV及以下架空绝缘电缆:JKLYJ 型图例：1 —LY8或LY9型紧压硬铝导体; 缘料。

3•额定电压10 kV架空绝缘电缆产品结构示意图:1 —LY8或LY9型紧压硬铝导体；3—35 kV级及以下用耐侯型交联聚乙烯绝缘料;5 —绞合在钢芯外的LY9型硬铝导体。

附三.产品结构示意图（截面）:架空导线185图例:JKLYJ 型2JKLGYJ 型4 5 2 32 —10 kV级及以下用耐侯型硅烷交联聚乙烯绝2—半导电内屏蔽料；4—G1A型绞合钢丝;5.2 YC 450/750 V 重型橡套软电缆:图例：1 —无氧纯铜束合导体或复合绞束合导体： 2— 橡皮绝缘层； 3— 橡皮条或纤维绳填充； 4— 成缆绕包包带； 5— 橡皮护套层。

说明：若非镀锡铜单丝，则导体外加包带。

图例：1 —无氧纯铜单根实心导体; 2— 阻燃聚氯乙烯绝缘层； 3— 填充或挤塑内护层； 4— 涂塑铝箔复合包带； 5— 阻燃聚氯乙烯护套。

VY 0.6/1 kV 铜芯聚氯乙烯绝缘聚乙烯护套电力电缆:图例：1— 无氧纯铜单根导体; 2— 聚氯乙烯绝缘层； 3— 成缆填充； 4— 成缆绕包包带； 5— 黑色聚乙烯护套。

5.7 本安电缆:123452 3 4234450/750 V BFYJ 辐照交联聚乙烯绝缘电线:图例：1 —无氧纯铜绞合导体；2—辐照交联聚乙烯绝缘层。

YFD-ZR-YJV 0.6/1 kV 铜芯阻燃交联聚乙烯绝缘聚氯乙烯护套预制分支电力电缆;1 2 3 4 1 2 3图例：1—无氧纯铜紧压导体；2—硅烷交联聚乙烯绝缘层；3—阻燃90°C聚氯乙烯护套;4—分支接头封头料。

AWM 1015 105 °C/600 V VW-1 UL 导线:图例：1 —无氧纯铜单线束合导体；2 —1050C阻燃聚氯乙烯绝缘层。

5. 7 YC 450/750 V 重型橡套软电缆:图例：1 —无氧纯铜束合导体或复合绞导体: 2— 橡皮绝缘层； 3— 橡皮条或纤维绳填充； 4— 成缆绕包包带； 5— 橡皮护套层。

集成电路常用器件介绍、CMOS：艺下器件：CMO理艺可分为P阱CMOS N阱CMO副双阱CMOS以NWELLX艺为例说明CMO舛常用有源及无源器件的器件结构、工作原理、特性参数等。

建议在此之前先了解CMOS勺基本工艺。

1.1有源器件1. MOS管采用N阱工艺制作的PMO由NMOS吉构示意图如图（1.1-1 ），在衬底为轻掺杂P的材料上，扩散两个重掺杂的N夜就构成了N沟器件，两个N+区即源漏，中间为沟道。

中间区域的表面上有以薄层介质材料二氧化硅将栅极（多晶硅）与硅隔离开。

同样，P沟器件是在衬底为轻掺杂的N的材料（即N阱或NWELL 上，扩散两个重掺杂的P+区形成的。

pmos 5v: W/L=20/2.0uinnmos 5v: W/L=20/2.Oum图（1.1-1）图中的B端是指衬底，采用N阱工艺时，N阱接最高电位VDD Psub接VSS通常将PMOS NMOS勺源极与衬底接在一起使用。

这样，栅极和衬底各相当于一个极板，中间是二氧化硅绝缘层，形成电容。

当栅源电压变化时，将改变衬底靠近绝缘层处感应电荷的多少，从而控制漏极电流的大小。

以N 沟器件为例说明 MO 磨的工作原理：(1) N 沟增强型MOS^:当栅源之间不加电压时，漏源之间是两只背靠背的 因此即使漏源之间加电压，也不会有漏极电流。

当 U DS =。

,且U GS 0时，由于二氧化硅的存在，栅极电流为零。

但是栅极金属层将聚集正电荷，它们排斥P 型衬底靠近二氧化硅一侧的空穴 ，使之留下不能移动的负离子区，形成耗尽层 。

当U GS 增大，一方面耗 尽层加宽，另一方面将衬底的自由电子吸引到耗尽层于绝缘层之间，形成一个 N 型薄层，称为反型层，如图(1.1-2)。

这个反型层即源漏之间的导电沟道。

指沟道刚刚形成的栅源电压称为开启电压 U Gs (th )。

U GS越大反型层越厚，导电沟道电阻越小。

图（1.1-2 ）当u GS 是大于U G S (th )的一个确定值时，若在漏源之间加正向电压，则产生一定的漏极电流。

摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。

工业调查表明大约有40％的IC失效与ESD/EOS(过强的电应力)有关。

因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。

随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。

论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。

论文所做的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。

关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damage or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is very necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords:Electrostatic Discharge, GND gate NMOS, Protected Device, Power and Ground目录摘要 (1)Abstract (2)第1章绪论 (4)1.1 集成电路的发展状况 (4)1.1.1 集成度的提高 (4)1.1.2 摩尔定律 (4)1.2 集成电路中的ESD保护 (5)1.2.1 为何出现ESD (5)1.2.2 ESD保护的必要性 (5)第2章关于版图设计与版图设计环境的介绍 (7)2.1 集成电路版图设计 (7)2.2 版图结构 (7)2.3 版图设计流程与方法 (8)2.4 版图设计环境 (8)2.4.1 Technology file 与Display Resource File 的建立 (9)2.4.2 Virtuoso工具的使用 (9)第3章CMOS电路的ESD保护结构版图设计 (13)3.1 CMOS电路中ESD测试 (13)3.2 ESD保护原理 (14)3.3 CMOS电路ESD保护结构的设计 (14)3.3.1 CMOS电路ESD保护器件 (15)3.4 CMOS电路ESD保护结构的版图设计 (16)3.4.1 版图设计原则 (16)3.4.2 ESD保护结构版图设计 (17)第4章结束语 (18)参考文献 (19)致谢 (20)第1章绪论1.1 集成电路的发展状况1.1.1 集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。