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一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
DA .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。
5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
BA. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现________。
AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，__________是不合法的标识符。
杭州电子科技大学2005年EDA技术与VHDL考试试题考试课程EDA技术与VHDL 考试日期年月日成绩课程号B0405010 教师号任课教师姓名曾毓考生姓名学号（8位）年级专业一、单项选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。
A. CPLD是基于查找表结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是正确的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 综合是纯软件的转换过程，与器件硬件结构无关；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。
A. 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B. 提供设计的最总产品----模型库；C. 以网表文件的形式提交用户，完成了综合的功能块；D. 都不是。
4．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B. ⑤② C.④⑤ D. ①②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。
精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。
A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。
一、单项选择题（30 分，每题 2 分）1．以下对于适配描绘错误的选项是 BA．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最后的下载文件B．适配所选定的目标器件能够不属于原综合器指定的目标器件系列C．适配达成后能够利用适配所产生的仿真文件作精准的时序仿真D ．往常， EDAL 软件中的综合器可由专业的第三方EDA 企业提供，而适配器则需由FPGA/CPLD 供给商供给2 ．VHDL 语言是一种构造化设计语言；一个设计实体（电路模块）包括实体与构造体两部分，构造体描绘 D 。
A ．器件外面特征B ．器件的综合拘束C．器件外面特征与内部功能 D ．器件的内部功能3 ．以下表记符中， B 是不合法的表记符。
A ．State0 B．9moon C． Not_Ack_0 D． signall4 ．以下工具中属于 FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC． MATLAB D ． QuartusII5．进度中的变量赋值语句，其变量更新是A。
A ．立刻达成B ．按次序达成C．在进度的最后达成 D ．都不对6．以下对于CASE语句描绘中错误的选项是 AA ．CASE 语句履行中能够不用选中所列条件名的一条B ．除非全部条件句的选择值能完好覆盖CASE 语句中表达式的取值，不然最末一个条件句的选择一定加上最后一句“WHENOTHERS=>< 次序语句 > ”C． CASE 语句中的选择值只好出现一次D ． WHEN 条件句中的选择值或表记符所代表的值一定在表达式的精选文档取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 BA ． STD_LOGIC_ARITHB． STD_LOGIC_1164C．STD_LOGIC_UNSIGNEDD．STD_LOGIC_SIGNED8．鉴于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ A→综合→适配→时序仿真→编程下载→硬件测试。
《EDA技术》期末测试参考答案《EDA技术》期中测试参考答案⼀、选择题（每⼩题2分，共计20分。
）1、VHDL语⾔共⽀持四种常⽤库，其中哪种库是⽤户的VHDL设计当前⼯作库（）。
A．IEEE库B．VITAL库C．STD库D．WORK⼯作库2、VHDL的process进程语句是并⾏语句，它的内部是由( )语句构成的A. 并⾏语句和顺序语句B.顺序语句C.并⾏语句D.任意语句3、元件例化语句的作⽤是（）。
A.描述元件模块的算法B.改善并⾏语句及其结构的可读性C.产⽣⼀个与某元件完全相同的⼀组并⾏元件D.在⾼层次设计中引⽤前⾯已经设计好的元件或电路模块4、在VHDL的并⾏语句之间，可以⽤( )来传递信息。
严格讲是D，但选C也可，因为⼀般情况下并⾏语句之间是⽤信号来传递信息的。
A.常量（Constant）B.变量（Variable）C.信号（Signal）D.变量和信号5、以下关于VHDL中常量的声明正确的是（）。
A.Constant delay ：Integer = 8B.Constant delay：Integer ：= 8C.Variable delay：Integer = 8D.Variable delay：Integer ：= 86、在VHDL语⾔中，下列对时钟边沿检测描述中，错误的是( )。
A. if clk’event and clk = ‘1’ thenB. if rising_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then7、下列关于VHDL标识符的说法正确的是（）（多选）A.标识符由26个英⽂字母和数字0～9以及下划线组成，其中字母不区分⼤⼩写。
B.标识符必须由英⽂字母开始，不连续使⽤下划线，且不能以下划线结束，C.标识符中可以包含空格D.标识符不允许与VHDL中的关键字重合8、下列对FPGA结构与⼯作原理的描述中，正确的是( )。
vhdl期末考试题库及答案VHDL期末考试题库及答案一、选择题1. VHDL是一种用于电子设计自动化的硬件描述语言，主要用于描述什么？A. 软件程序B. 硬件电路C. 数据库D. 操作系统答案：B2. 在VHDL中，哪个关键字用于定义一个进程？A. processB. procedureC. functionD. package答案：A3. 下列哪个不是VHDL的预定义数据类型？A. bitB. integerC. realD. boolean答案：A4. VHDL中，哪个属性用于获取信号的稳定值？A. 'stable'B. 'event'C. 'quiet'D. 'transaction'答案：A5. 在VHDL中，以下哪个是合法的信号赋值语句？A. signal a : integer := 5;B. signal a : integer is 5;C. signal a <= 5;D. signal a : integer = 5;答案：C二、简答题1. 简述VHDL中的并发语句和顺序语句的区别。
答案：并发语句用于描述多个独立操作同时发生，如进程和并行块；顺序语句描述操作的顺序执行，如if语句、case语句等。
2. 解释VHDL中的时序仿真和功能仿真的区别。
答案：时序仿真考虑了信号的时序特性，如延迟和时间，用于验证设计在实际工作条件下的行为；功能仿真则不关心时序，只验证设计的功能正确性。
三、编程题1. 编写一个VHDL程序，实现一个简单的二进制加法器。
答案：```vhdlentity adder isport(A, B : in bit_vector(1 downto 0);Sum : out bit_vector(1 downto 0);Carry : out bit);end entity adder;architecture behavior of adder isbeginprocess(A, B)begincase A iswhen "00" => Sum <= "00"; Carry <= '0';when "01" => Sum <= "01"; Carry <= '0';when "10" => Sum <= "01"; Carry <= '0';when "11" => Sum <= "10"; Carry <= '1';end case;end process;end architecture behavior;```四、论述题1. 论述在VHDL中使用测试平台（testbench）的重要性。
一、单项选择题：（20分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。
A .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；B.比变量更快完成；C.在进程的最后完成；5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述BA.器件外部特性；B. 器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现AA. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，__________是不合法的标识符。
eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列 b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题 1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
275713101 EDA及VHDL设计复习题参考参考答案一．单项选择题（每小题 1 分，共 20 分）1.A2.D3.C4.B5.D6.A7.A8.B9.D 10.A 11.A 12.C 13.C 14.B 15.B 16.A 17.D 18.D 19.B 20.A 21.A 22.B 23.C 24.C 25.B 26.B 27.A 28.C 29.B 30.B 31.D 32.B 33.A 34.C 35.A 36.B 37.A 38.A 39.B 40.B 41.B 42.C 43.C 44.B 45.C 46.C 47.A 48.B 49.C 50.A 51.B 52.B 53.B 54.D 55.C 56.C 57.A 58.A 59.C 60.B 61.C 62.C 63.C 64.D 65.A 66.D 67.D 68.C 69.B 70.C 71.C 72.D 73.D 74.B 75.B 76.D 77.C 78.D 79.C 80.A 81.D 82.C 83.D 84.D 85.A 86.A 87.D 88.B 89.B 90.B 91.A 92.C 93.A 94.D 95.B 96.B 97.C 98.A 99.B 100.B 101.D 102.B 103.D 104.C 105.A 106.B 107.C 108.A 109.B 110.C 111.C 112.C 113.A 114.B 115.B 116.A 117.B 118.B 119.D 120.B 121.C 122.A 123.D 124.C 125.B 126.C 127.C 128.D 129.C 130.A 131.A 132.B 133.B 134.D 135.A 136.C 137.A 138.C 139.D 140.B 141.D 142.D 143.D 144.A 145.D 146.D 147.C 148.C 149.A 150.A 151.C 152.A 153.C 154.B 155.D 156.C 157.B 158.B 159.A 160.B 二．判断题（每小题 1 分, 共 10 分）1.√2.×3.√4.×5.×6.√7.×8.×9.√ 10.×11.√ 12.× 13.√ 14.× 15.× 16.√ 17.× 18.√ 19.√ 20.×21.√ 22.× 23.√ 24.× 25.× 26.√ 27.× 28.× 29.√ 30.×31.√ 32.× 33.√ 34.× 35.× 36.√ 37.× 38.× 39.√ 40.×41.√ 42.× 43.√ 44.× 45.√ 46.√ 47.× 48.× 49.√ 50.×51.√ 52.× 53.√ 54.× 55.× 56.√ 57.× 58.× 59.√ 60.×61.√ 62.× 63.√ 64.× 65.× 66.√ 67.× 68.× 69.√ 70.×71.√ 72.× 73.√ 74.× 75.× 76.√ 77.× 78.× 79.√ 80.×三．填空（每小题1 分, 共 10 分）1．曲线方式 2．菜单 3．无源滤波器 4．受控开关5．线性扫描 6．瞬态分析 7．解调 8．层次性9．频率调制 10．波特图仪 11．正弦 12．开路13．分析窗口 14．无源器件 15．最坏情况分析 16．fs≥2f H17．低输出阻抗 18．箭头键 19．零 20．差分编、译码器21.无源器件 22.压控振荡器 23.起始时间 24.开路25.最大变化率 26.采样间隔 27.分析窗口 28.信宿29.温度扫描 30.B=f H−f L 31.噪声分析 32.正弦波33.白噪声 34.高电压增益 35.阻值 36.大小37.解调 38.蒙特卡罗分析 39.可调节 40.功率谱41.电压控制电压源 42.数字电路 43.模/数转换单元 44.特性阻抗45.极性 46.正电源 47.数学表达式 48.电容49.阻值 50.大小 51.结束行 52. PNP型53.谐振特性 54.汉明码 55.无穷大 56.方波57.模拟电路 58.直流电阻 59.运算放大器 60. N沟道61.直流 62. PMOS 63.二进制差分编/译码 64.正弦/周期性信号源库65.上拉电阻 66.可调节 67.基频 68. NPN型69.直流电阻 70.抽样定理 71.SystemView 72.P沟道73.理想状态 74.内部调制失真 75.高输入阻抗 76.直流工作点77.极-零点 78.抽样定理 79.系统窗口80.差分编、译码器四．简答题（每小题 5 分, 共 20 分）1. (1)验证电路方案设计的正确性 (1分)(2)电路特性的优化设计 (2分)(3)实现电路特性的模拟测试 (2分)2. 标题行、注释行、元件行、命令行、结束行（每个1分）3．利用反向击穿电流在较大范围内变化，而反向击穿电压基本不变的特性来实现稳压功能。
一、单项选择题（30分）1．以下描述错误的是 CA．QuartusII是Altera提供的FPGA/CPLD集成开发环境B．Altera是世界上最大的可编程逻辑器件供应商之一C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品D．QuartusII完全支持VHDL、Verilog的设计流程2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA．ispLSI系列器件B．MAX系列器件C．XC9500系列器件D．FLEX系列器件4．以下关于信号和变量的描述中错误的是 BA．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B．信号的定义范围是结构体、进程C．除了没有方向说明以外，信号与实体的端口概念是一致的D．在进程中不能将变量列入敏感信号列表中5．以下关于状态机的描述中正确的是 BA．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6．下列标识符中， B 是不合法的标识符。
A．PP0 B．END C．Not_Ack D．sig7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 C 。
A．CPLD即是现场可编程逻辑器件的英文简称B．CPLD是基于查找表结构的可编程逻辑器件C．早期的CPLD是从GAL的结构扩展而来D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构8．综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。
A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）9．嵌套使用IF语句，其综合结果可实现 A 。
一、单项选择题（30分）1．以下描述错误的是 CA．QuartusII是Altera提供的FPGA/CPLD集成开发环境B．Altera是世界上最大的可编程逻辑器件供应商之一C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品D．QuartusII完全支持VHDL、Verilog的设计流程2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII3．以下器件中属于Xilinx 公司生产的是 CA．ispLSI系列器件B．MAX系列器件C．XC9500系列器件D．FLEX系列器件4．以下关于信号和变量的描述中错误的是 BA．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B．信号的定义范围是结构体、进程//在整个结构体的任何地方都能使用C．除了没有方向说明以外，信号与实体的端口概念是一致的D．在进程中不能将变量列入敏感信号列表中5．以下关于状态机的描述中正确的是 BA．Moore型状态机其输出是当前状态和所有输入的函数//Mealy型状态机其输出信号是当前状态和当前输入的函数班级学号姓名密封线内不得答题B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6．下列标识符中， B 是不合法的标识符。
A．PP0 B．END C．Not_Ack D．sig7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是C 。
A//．FPGA即是现场可编程逻辑器件的英文简称CPLD复杂可编程逻辑器件B．CPLD是基于查找表结构的可编程逻辑器件C．早期的CPLD是从GAL的结构扩展而来D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构8．综合是EDA设计流程的关键步骤，在下面对综合的描述中，D 是错误的。
A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路B．条件相或的逻辑电路班级学号姓名密封线内不得答题C．三态控制电路D．双向控制电路10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1’ then B．if falling_edge(clk) thenC．if clk’event and clk = ‘0’ then D．if clk’stable and not clk = ‘1’then11．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。
A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动B．敏感信号参数表中，应列出进程中使用的所有输入信号C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程13．下列语句中，不属于并行语句的是 BA．进程语句B．CASE语句顺序语句C．元件例化语句D．WHEN…ELSE…语句14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库D班级学号姓名密封线内不得答题A．IEEE库B．VITAL库C．STD库D．WORK库15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 设计实体内部结构和外部设计实体端口的逻辑关系A．器件外部特性B．器件的综合约束C．器件外部特性与内部功能D．器件的内部功能二、EDA名词解释，写出下列缩写的中文含义（10分）1．CPLD：复杂可编程逻辑器件2．ASIC：专用集成电路3．LUT：查找表4．EDA：电子设计自动化5．ROM：只读存储器三、程序填空题（20分）以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整班级学号姓名密封线内不得答题班级学号姓名密封线内不得答题四、程序改错题（仔细阅读下列程序后回答问题，12分）答：（1）第9行有误，SIGNAL Q1 : RANGE 0 TO 9数据类型有误，应该改成SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0) 班级学号姓名密封线内不得答题（2）第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESS (clk) 五、（28分）1．试用VHDL描述一个外部特性如图所示的D触发器。
（10分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mydff ISPORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF mydff ISBEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENQ<=D;END IF;END PROCESS;END;班级学号姓名密封线内不得答题2.下图为某一状态机对应的状态图，试用VHDL 语言描述这一状态机。
（18分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FSM2 ISPORT ( clk,reset,in1 : IN STD_LOGIC;out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); END;ARCHITECTURE bhv OF FSM2 ISTYPE state_type IS (s0, s1, s2, s3); SIGNALcurrent_ state,next_state: state_type;班级学号姓名密封线内不得答题BEGINP1:PROCESS(clk,reset)BEGINIF reset = ‘1’THEN current_state <= s0;ELSIF clk='1' AND clk'EVENT THENcurrent_state <=next_state;END IF;END PROCESS;P2:PROCESS(current_state)BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN next_state<=s1; ELSE next_state<=s0;END IF;WHEN s1 => IF in1='0'THEN next_state<=S2; ELSE next_state<=s1;END IF;WHEN s2 => IF in1='1'THEN next_state<=S3; ELSE next_state<=s2;END IF;班级学号姓名密封线内不得答题WHEN s3 => IF in1='0'THEN next_state<=S0; ELSE next_state<=s3; END IF;end case;END PROCESS;p3:PROCESS(current_state)BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN out1<=“1001”; ELSE out1<="0000"; END IF;WHEN s1 => IF in1='0'THEN out1<="1100"; ELSE out1<="1001"; END IF;WHEN s2 => IF in1='1'THEN out1<="1111"; ELSE out1<="1001"; END IF;WHEN s3 => IF in1='1'THEN out1<="0000"; ELSE out1<="1111"; END IF;end case;END PROCESS;end bhv;。
