中规模同步加法计数器

数字电子技术复习题及参考答案一、单选题1、以下式子中不正确的是（）A.1AAB.AAAC.ABABD.1A12、在数字电路中，稳态时三极管一般工作在()状态。

在图示电路中，若ui0，则三极管T(),此时uo=()A．放大，截止，5VB．开关，截止，3.7VC．开关，饱和，0.3VD．开关，截止，5V3、N个变量可以构成（）个最小项。

A.NB.2NC、2ND、2N-14、图中电路为TTL门电路，为了使输出等于，选择正确答案（）。

A．正确，错误，错误B．正确，错误，正确C．正确，正确，正确D．正确，正确，错误5、TTL门电路输入端悬空时，应视为（）；(高电平，低电平，不定）。

此时如用万用表测量其电压，读数约为（）（3.5V，0V，1.4V）。

A．不定B．高电平，3.5VC．低电平，0VD．高电平，1.4V6、一个64选1的数据选择器有（）个选择控制信号输入端。

A．6B．16C．32D．647、设计计数器时应选用（）。

A．锁存器B．边沿触发器C．同步触发器D．施密特触发器8、欲将频率为f的正弦波转换成为同频率的矩形脉冲，应选用（）。

A．多谐振荡器B．施密特触发器C．单稳态触发器D．T'触发器9、一片64k某8存储容量的只读存储器（ROM），有（）。

A.64条地址线和8条数据线B.64条地址线和16条数据线C.16条地址线和8条数据线D.16条地址线和16条数据线10、ROM必须在工作（）存入数据，断电（）数据；RAM可以在工作中（）读写数据，断电（）数据。

A.中，不丢失；随时，将丢失B.前，不丢失；随时，将丢失C.前，不丢失；随时，不丢失D.前，丢失；随时，将丢失11、若逻辑表达式FAB,则下列表达式中与F相同的是()A.FABB.FABC.FABD.不确定12、下列电路中，不属于组合电路的是：（）A.数字比较器；B.寄存器；C.译码器；D.全加器；13、不能用来描述组合逻辑电路的是：（）A.真值表；B.卡诺图；C.逻辑图：D.驱动方程；14、利用中规模集成计数器构成任意进制计数器的方法有()A.复位法B.预置数法C.级联复位法D.以上都不是15、施密特“非”门和普通“非”门电路的阈值电压分别是（）个。

SMI计数器的应用设计余 莉 朱利洋（丽水学院工学院 浙江 丽水 323000）摘 要： 通过对比分析汇总若干常用的中规模集成（SMI）计数器，并通过实例得出灵活设计任意进制计数器的方法。

关键词： SMI任意进制计数器；清零置数级联；设计中图分类号：TP29 文献标识码：A 文章编号：1671－7597（2012）1110054－02制计数器，若k>1，采用先级联后反馈的方式实现M 进制，具体0 引言做法是：先将这K 片连接成，然后采用整体反馈法实现M 进制计计数器是最常用的时序逻辑电路，在数字电子技术课程中k 数器。

主要思想是：在N 进制计数的过程中，设法使之跳越-占有非常重要的地位。

集成计数器的灵活应用是计数器部分的M 个状态，就可以得到M 进制的计数器。

教学目标。

目前大多数的教材中都会花大量篇幅介绍大量的电 2.1 确定芯片数目k路和集成芯片，学生学习起来难以快速掌握。

本文汇总各种常见的SMI 计数器，对比分析总结各种计数器的功能区别，并通过设计实例得到快速、灵活掌握任意进制计数器的实现方法。

1 常见SMI计数器计数器的种类非常繁多。

按计数器中的各个触发器是否同时翻转分为同步计数器和异步计数器。

按计数过程中数值的增减可分为加法计数器、减法计数器和可逆计数器。

按计数容量可分为十进制计数器，十六进制计数器，任意进制计数器。

74系列SMI 同步计数器是目前集成计数器的主流产品。

常见的SMI 同步计数器型号有160/161/162/163/190/191/192/193。

其中，160/161/162/163是同步加法计数器，同步可逆（加/减）计数器型号是190/191/192/193。

常见的SMI 异步计数器有74LS290/293等。

161/163/191/193/293等型号是奇数的为四位二进制计数器，也称十六进制计数器，160/162/190/192/290等型号是偶数的为十进制计数器。

74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。

目前生产的同步计数器芯片分为二进制和十进制两种。

（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。

图8.51所示是它的逻辑符号和引脚排列图。

图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。

表8.13为74LS161的功能表。

R=0时，输出端清0，与CP无关。

①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。

R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。

③保持d在保持状态下，CP不起作用。

R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。

当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。

（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。

2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。

（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。

它兼有二进制、五进制和十进制三种计数功能。

当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。

95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。

计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。

图中4个触发器F0~F3均处于计数工作状态。

计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。

低位触发器的Q端与高位触发器的CP端相连。

每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。

各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。

当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。

这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。

通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。

表1所示为4位二进制加法计数器的状态表。

计数器的原理文档编制序号：[KKIDT-LLE0828-LLETD298-POI08]计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。

图中4个触发器F0~F3均处于计数工作状态。

计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。

低位触发器的Q端与高位触发器的CP端相连。

每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。

各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。

当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。

这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。

通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。

同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。

二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。

⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。

通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。

②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。

③按照题意列出电路的状态转换表或画出电路的状态转换图。

通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。

⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。

②合并等价状态，使电路的状态数最少。

⑶状态分配①确定触发器的数目n。

因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。

⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。

②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。

⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。

②通过修改逻辑设计加以解决。

⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。

设计思路详情见第六部分。

电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。

递减计数器-----按二进制代码规律减少。

双向计数器-----可增可减，由控制端来决定。

2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。

沈阳航空航天大学课程设计任务书课程名称数字逻辑课程设计课程设计题目多用时间控制器的设计课程设计的内容及要求：一、设计说明与技术指标设计一个多用时间控制器，技术指标如下：1.走时精度，每日误差小于等于1秒。

2.启动控制时间误差不超过1分钟。

3.控制时间可以任意设置（如响铃时间6秒，音乐声30秒，电饭锅30分等等）。

二、设计要求1．在选择器件时，应考虑成本。

2．根据技术指标，通过分析计算确定电路和元器件参数。

3．画出电路原理图（元器件标准化，电路图规范化）。

三、实验要求1．根据技术指标制定实验方案；验证所设计的电路，用软件仿真。

2．进行实验数据处理和分析。

四、推荐参考资料1.童诗白，华成英主编．模拟电子技术基础．[M]北京：高等教育出版社，2006年2.闫石主编，数字电子技术基础（第五版）．[M]北京：高等教育出版社，2006年五、按照要求撰写课程设计报告成绩评定表：指导教师签字：2016 年 6 月17 日一、概述数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。

根据数字集成电路中包含的门电路或元、器件数量，可将数字集成电路分为小规模集成（SSI）电路、中规模集成MSI电路、大规模集成（LSI）电路、超大规模集成VLSI电路和特大规模集成（ULSI）电路。

数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。

应用的仿真工具Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。

工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真，通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。

三位数字显示计时定时器是用来计时定时报警的，发射一个脉冲信号，经过74LS160D计数器来实现分秒的计时。

电气工程师-专业基础（供配电）-数字电子技术-3.6时序逻辑电路[单选题]1.采用中规模加法计数器74LS161构成的计数器电路如图3-6-1所示，该电路的进制为()。

[2017年真（江南博哥）题]图3-6-1A.十一进制B.十二进制C.八进制D.七进制正确答案：B参考解析：74LS161为集成计数器，利用其异步清零功能（即CR＝0时置零）实现十二进制计数功能，主循环过程如图3-6-2所示。

图3-6-2由图3-6-2可知，74LS161从0000状态（置零状态）开始计数，当输入第12个CP脉冲（上升沿）时，输出Q D Q C Q B Q A＝1100，，此时异步清零低电平动作，计数器返回0000状态重新开始计数，因此为十二位进制计数器。

[单选题]2.如图3-6-3所示异步时序电路，该电路的逻辑功能为()。

[2018年真题]图3-6-3A.八进制加法计数器B.八进制减法计数器C.五进制加法计数器D.五进制减法计数器正确答案：C参考解析：JK触发器的特征方程为：可知：故可列真值表如表3-6-1。

由真值表可知，此电路完成了5种状态的循环转换，为五进制加法计数器。

表3-6-1[单选题]3.图3-6-4所示电路中，对于A、B、和D的波形，触发器FF0和FF1输出端Q0、Q1的波形是()。

[2018年真题]图3-6-4 A.B.C.D.正确答案：B参考解析：D触发器的特征方程为：Q n＋1＝D，则Q0np>＝D，由A脉冲的上升沿触发。

JK触发器的特征方程为：则由B脉冲的下降沿触发，即为B项。

[单选题]4.图示3-6-5电路的逻辑功能为()。

[2014年真题]图3-6-5A.异步8进制计数器B.异步7进制计数器C.异步6进制计数器D.异步5进制计数器正确答案：D参考解析：解题步骤如下：①分析电路组成。

该电路是由三个下降沿触发的JK触发器组成的电路。

由于触发器1的时钟信号为触发器0的输出，故为异步时序逻辑电路。

集成计数器功能描述及说明一、计数器概述集成计数器具有功能完善、通用性强、功耗低、工作速度快、功能可扩展等许多优点，应用非常广泛。

目前用得最多、性能较好的是高速CMOS集成计数器，其次是TTL计数器。

由于定型产品的种类毕竟有限，就计数进制而言，在集成计数器中，只有二进制和十进制计数两大系列。

因此，学习集成计数器，必须掌握用已有的计数器芯片构成其它任意进制计数器的连接方法。

1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。

目前生产的同步计数器芯片分为二进制和十进制两种。

（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。

图8.51所示是它的逻辑符号和引脚排列图。

图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。

表8.13为74LS161的功能表。

R=0时，输出端清0，与CP无关。

①异步清0 当d②同步并行预置数 d R =1，当LD =0时，在输入端D 3D 2D 1D 0预置某个数据，则在CP 脉冲上升沿的作用下，就将输入端的数据置入计数器。

③保持 d R =1，当=1时，只要EP 和ET 中有一个为低电平，计数器就处于保持状态。

在保持状态下，CP 不起作用。

④计数 d R =1，LD =1，EP =ET =1时，电路为四位二进制加法计数器。

当计到1111时，进位输出端C 送出进位信号（高电平有效），即C =1。

（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。

2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。

（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。

数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。

2、掌握二进制计数器和十进制计数器的工作原理和使用方法。

二、实验设备：1、数字电路实验箱；2、74LS90。

三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。

计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。

在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。

其中前两个为异步清0端，后两个为异步置9端。

CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。

当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。

时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。

四、实验原理图及实验结果：1、实现0～9十进制计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。

2、实现六进制计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。

3、实现0、2、4、6、8、1、3、5、7、9计数。

1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。