全加器逻辑电路图

什么是编码？用文字、数字或符号代表特定对象的过程叫编码。

X/Y二－十进制编码器，同一时刻只允许一个输入端有信号。

不允许许多信号同时出现在输入端。

输入互相排斥。

处理电路111111111111111111111111为选通输出端：Y 00000001Y=EX只要有编码输出否则进行编码。

而且是反码输出。

0Y 1Y 2Y EX Y 0I 1I 2I 3I 4I 5I 6I 7I STS Y 74LS148将8线－3线优先编码器扩展为16线－4线优先编码器。

☆用两片8-3编码器组成16线-4线输出优先编码器。

/I 15优先权最高。

158当：I I 均无输入信号时，按照优先顺序的要求：70才允许对I I 的输入信号进行编码。

因此，只要将第（1）片的“无编码信号输入”信号Y S 作为第（2）片的选通输入信号/ST 即可。

当片（1)有编码信号输入时，片1的/Y EX =0,无编码信号输入时Y EX =1，正好用它输出编码的第四位，以区分8个高位输入信号和8个低位输入信号的编码。

编码输入的低三位应为两片输出/Y 2、/Y 1、/Y 0的逻辑或。

依照上面分析得出扩展逻辑电路图I 7I 6I 5I 4I 3I 2I 1I 0SY SY 0Y 1Y 2Y EX 74LS148(1)I 7I 6I 5I 4I 3I 2I 1I 0SY SY 0Y 1Y 2Y EX 74LS148(2)&&&&G 2G 3G 1G 0Z 0Z 1Z 2Z 3A 09A A 18A A 27A A 36A A 45A A 10A 11A 12A 13A 14A 1511111111111100111111110X 010*********X X 010********X X X 010*******X X X X 010010110X X X X X 01010010X X X X X X 0100000X X X X X X X 00111111111111011111X X X X X X X X 1/Y S /Y EX /Y 0/Y 1/Y 276543210 /SBCD A D B C B C A ++⋅+⋅+=)()()(BC D A BD C AB ++++=BCD A BD C AB +++⋅=BCD A BD C AB +⋅⋅⋅=00011110BC D A D B C B A ++⋅+⋅⋅+=)()()(C B D A BD C AB F +++++=BC D A D B C B C A ++⋅++⋅+=)())(()([]BC D A D B C B C A ++⋅+++++=)()()()(()BCD A BD C B C A ++⋅++=)(BCBD D C B D C A ABD C B A +++++=111111111可用：真值表法、配项法、卡诺图法求最小项表达式。

一、实验目的
1. 掌握组合逻辑电路的功能测试。

2. 验证半加器和全加器的逻辑功能。

3. 学会二进制数的运算规律。

二、实验原理及其实验元件
实验原理：参照指导书对应内容结合自己理解写
实验箱、芯片（74LS00、74LS10、74LS54、74LS86）、导线。

三、实验内容及其步骤
数字电子技术基础
组合逻辑电路（半加器、全加器及逻辑运算）
[班级] [姓名] [学号]
[日期]
2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

用一片（74LS86）和（74LS00）组成半加器。

3.测试用异或门、与或门和非门组成的全加
器的逻辑功能。

S
CO
设计性实验
设计一个“三个一至电路”。

电路有三个输入端，一个输出端。

当三个输入端变量A、B、C状态一致时，输出F为“1”；当三个变量状态不一致时，输出F为“0”。

（要求：用与非门组成电路。

）
步骤：
1)列真值表：
2)写出逻辑表达式:
()()
ABC
C
B
A
F⋅
=
3)画逻辑电路图：
A
B
C
F
4)验证：
所得实验结论与理论值相等，说明实验成功。

5)按下图连接实验电路。

A
B。

目录摘要 (2)ABSTRACT (3)数字电路-全加器 (4)1 一位全加器的设计 (4)1.1一位全加器的原理 (4)1.2一位全加器的逻辑电路图 (4)1.3用S IMULINK创建全加器电路模块 (5)1.4一位全加器的子系统图 (5)2.四位全加器的设计 (6)2.1四位全加器电路图 (6)2.2仿真波形及与理论值的比较 (7)小结与体会 (10)参考文献 (11)摘要Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。

Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。

由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。

MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。

借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK键确定。

利用这些基本门电路组成全加器逻辑电路。

关键词：MATLAB Simulink仿真全加器AbstractFrom the bottom of the development of Simulink a complete simulation environment and graphic interface, it put many of the functions are design MATLAB as an intuitive function module, the need to connect the function module can be achieved need simulation function. Simulink used in the digital circuit, digital signal processing, communication simulation, electric power system simulation, the space simulation, etc. As digital system in high and low level respectively with 0 and 1 said, so the digital circuit problems are often can be converted into a number of problems on logic. MATLAB provides logic operation module and various trigger module, easy to digital circuit design and simulation. Combined with the simulation module circuit commonly used Logic and Bit Operations son in the library Local Operator module, will drag the building untitled window, and then the mouse left click on the module of the pop-up Block Parameters/Logical Operator dialog box, press the black triangle Operator bar to select the desired a gate identifier, such as: and, OR, NAND, NOR, XOR, NOT of a, and were set to the desired input and output terminals number, then press OK sure. Using these basic of gate adder logic circuit.Keywords: MATLAB Simulink QuanJia device数字电路-全加器1 一位全加器的设计1.1 一位全加器的原理所谓全加器，就是带进位输入和进位输出的加法器。

实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。

2(验证半加器、全加器、奇偶校验器的逻辑功能。

二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。

本实验中有全加器的逻辑功能的测试，又有半加器、全加器的逻辑设计。

通过实验要求熟练掌握组合逻辑电路的分析和设计方法。

实验中使用的二输入端四异或门的电路型号为74LS86，四位二进制全加器的型号为74LS83A，其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器，它接收两个四位二进制数(A~A，B~B)，和一个进位输入(C)，并对每一位产生二进制和14140 (Σ~Σ)输出，还有从最高有效位(第四位)产生的进位输出(C)。

该组件有144越过所有四个位产生内部超前进位的特点，提高了运算速度。

另外不需要对逻辑电平反相，就可以实现循环进位。

三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器，分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB，AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器，并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器，并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC，ABC，ABC，ABC00000 1 0 1 0C,ABC，ABC，ABC，ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0，，，，，，，，Y,AB，ABC，AB，ABC,A,BC，A,BC0 1 1 0 1 00001 0 1 0 1 ，，，，，，,A,BC，A,BC,A,B,C0001 1 1 1 1，，，，，，C,ABC，C，AB，ABC,AB，A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式，， Y,A,B,C0，， C,AB，A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。

四川理工大学课程设计任务书设计题目：采用门电路设计一个16位的全加器电路院系：计算机学院专业：计算机科学与技术班级：2008级6班指导教师：朱文忠学生姓名：赵******************目录：一引言 (1)1.1 设计背景 (1)1.2 设计分工 (1)二设计目的 (2)2.1 设计目的 (2)2.2 设计内容 (2)三设计过程 (2)3.1 硬件方案 (2)3.1.1 一位全加器的原理及设计 (2)3.1.2 四位全加器的原理及设计 (4)3.1.3 十六位全加器的原理及设计 (7)3.2 软件方案 (9)3.3 可行性论证 (13)3.4 结论 (15)四参考文献 (16)引言1. 设计背景随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。

硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。

中央处理器CP U的好坏是影响和制约计算机速度和性能的关键因素。

而加法器是组成C PU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。

2. 设计分工赵**（081010*****）：硬件方案、排版吴**（081010*****）：可行性论证、结论王**（081010*****）：软件方案、找资料设计目的1.设计目的（1）掌握1位全加器的形成；（2）掌握4位片SN74LS181的原理；（3）用4片SN74LS181以并/串形成16位字长的ALU；（4）形成16位运算器数据通路结构；（5）将设计结果下载到实验板上，进行验证。

全加器逻辑电路图一、实验目的1. 掌握组合逻辑电路的设计与测试方法2.掌握半加器、全加器的工作原理。

二、实验原理和电路1、组合逻辑电路的设计使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。

设计组合电路的一般步骤如图1.4.1所示。

图1.4.1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。

然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。

并按实际选用逻辑门的类型修改逻辑表达式。

根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。

最后，用实验来验证设计的正确性。

1.半加器根据组合电路设计方法，首先列出半加器的真值表，见表1.4.1。

写出半加器的逻辑表达式S=AB+AB=A⊕BC=AB若用“与非门”来实现，即为半加器的逻辑电路图如图1.4.2所示。

在实验过程中，我们可以选异或门74LS86及与门74LS08实现半加器的逻辑功能；也可用全与非门如74LS00反相器74LS04组成半加器。

(a)用异或门组成的半加器 （b ）用与非门组成的半加器图1.4.2 半加器逻辑电路图2.全加器用上述两个半加器可组成全加器，原理如图1.4.3所示。

图1.4.3由二个半加器组成的全加器 表1.4.2 全加器逻辑功能表 表1.4.1 半加器逻辑功能三、实验内容及步骤1.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

0 10 1 0 0 1根据半加器的逻辑表达式可知，相加的和Y是A、B的异或，而进位Z是A、B 相与，故半加器可用一个集成异或门和二个与非门组成如图1.4.4。

图1.4.4 用一个集成异或门和二个与非门组成半加器⑴在实验仪上用异或门和与门接成以上电路。

A、B接逻辑开关，Y、Z接发光二极管显示。

⑵按表1.4.3要求改变A、B状态，将相加的和Y和进位Z的状态填入下表中。

表1.4.32.测试全加器的逻辑功能。

⑴写出图1.4.5电路的逻辑表达式。

Si = Ci=⑵根据逻辑表达式列真值表，并完成表1.4.4，实验证之。

班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

00 四2输入与非门Vcc4B4A4Y3B3A3Y Array 1A1B1Y2A2B2Y GND2.组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

（2）列出真值表。

（3）根据对真值表的分析，确定电路功能。

3.组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

（3）根据最简逻辑表达式得到逻辑电路图。

四．实验内容。

1.分析，测试半加器的逻辑功能。

全加器逻辑电路图全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。

一位全加器可以处理低位进位，并输出本位加法进位。

多个一位全加器进行级联可以得到多位全加器。

常用二进制四位全加器74LS283。

一位全加器：全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕CinCo＝AB＋BCin＋ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。

即X＝f（A，B)Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。

半加器、全加器、数据选择器及数据分配器一、实验目的1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。

2.学习半加器、全加器、数据选择器的使用。

3.用与非门、非门设计半加器、全加器。

4.掌握数据选择器、数据分配器扩展方法。

二、实验原理1.半加器和全加器根据组合电路设计方法,列出半加器的真值表,见表7。

逻辑表达式为：S=AB+AB=A⊕BC=AB半加器的逻辑电路图如图17所示。

用两个半加器可组成全加器,原理图如图18所示。

在实验过程中,我们可以选异或门74LS86及与门74LS08来实现半加器的逻辑功能；也可用全与非门如74LS00、反相器74LS04组成半加器。

这里全加器不用门电路构成,而选用集成的双全加器74LS183。

其管脚排列和逻辑功能表分别见图19和表4.9所示（a）用异或门组成的半加器（b）用与非门组成的半加器图17半加器逻辑电路图图18由二个半加器组成的全加器图1974LS183双全加器管脚排列图2.数据选择器和数据分配器数据选择器又叫多路开关,其基本功能相当于单刀多位开关,其集成电路有“四选一”、“八选一”、“十六选一”等多种类型。

实验三十三逻辑门电路及其组合、半加器和全加器一、实验目的1.实际观测与门、或门、与非门、异或门的逻辑功能2.学习用与非门组成逻辑电路的方法3.通过实验了解半加器的工作原理及逻辑功能4.学习运用四位全加器进行四位二进制数的加法二、实验设备、器件及集成电路引脚图数字逻辑学习机一台四二端输入与门74LS08四二端输入或门74LS32四二端输入与非门74LS00四二端输入异或门74LS86四位二进制快速进位全加器 74LS28374LSO8 74LS3274LS00 74LS86每片芯片上各有四个门，每门有两个输入端，一个输出端，两外接电源端（V cc和GND）,共14个管脚，管脚排列如图所示。

四位二进制快速全加器，是由四个全加器和快速进位组成，它有八个数据输入端A1～A4和B1～B4、一个低位进位端C0、四个全加和输出端S1～S4、一个高位进位输出端C4以及电源端V cc和GND共十六脚四位二进制快速全加器74LS283管脚排列图如下：74LS283三、实验内容和步骤1.分别测试与门、或门、与非门、异或门的逻辑功能。

每块芯片内有四个互相独立的逻辑门，每个逻辑门有两个输入端和一个输出端，两个外接电源端V CC和GND。

先把所用芯片接上电源，注意电源极性要接正确。

任取芯片上四个逻辑门中的一个，两个输入端A、B分别接电平开关插孔。

输出端接发光管电平显示插孔。

利用发光管显示输出端电平，发光管亮为“1”暗为“0”。

将电平开关按表 33-1 中输入逻辑变量置数并将结果填入表33-1中。

2.用与非门实现CF+=的逻辑关系，按预习时准备好的逻辑电路图接线。

A、B、C三个输入ABA端接电平开关插孔，输出端接发光管电平显示插孔。

改变输入端电平，观测输入与输出的逻辑关系，列出逻辑状态表。

3.用异或门和与门组成半加器，如图 33-1 。

A、B是相加的两个数。

S是半加和数，C是进位数。

输入端A、B接电平开关插孔，输出端C、S接发光管电平显示插孔。