第五章 状态机设计

状态机设计简介状态机的设计被广泛地用于时序控制逻辑中，它是许多数字系统的核心。

状态机可以应付众多应用场合的需求，覆盖宽范围的性能和复杂度；例如微处理器与VLSI外围接口的低级别控制，常规微处理器中的总线裁决和时序产生，定制的位片微处理器，数据加密和解密，传输协议等。

通常在设计周期中，控制逻辑的细节安排在最后处理，因为系统需求的改变和特征的增强会对其造成影响。

对于控制逻辑设计，可编程逻辑是一个很宽松的解决方案，因为它允许简单的修改而不必扰乱PCB板布局。

其灵活性提供了在不影响市场化时间的前提下，允许设计改动的机会。

大多数带寄存器的PAL器件应用都是需要使用状态机设计技术的时序控制逻辑。

随着技术的发展，新的高速、高性能的器件不断出现，它们简化了状态机设计的任务。

对于状态机设计，宽范围的不同功能与性能的解决方案是可行的。

在本次讨论中，我们将检验状态机执行的功能，它们在多种器件中的实现，以及它们的选择。

什么是状态机？状态机是一个以有序的方式，遍历预定的状态序列的数字设备。

状态是在电路的不同部分，测量到的一组数值。

一个简单状态机可以由以下几部分构成：基于PAL器件的组合逻辑，输出寄存器和状态寄存器。

这样一个序列发生器中的状态由状态寄存器和/或输出寄存器中所存储的值来决定。

状态机的通用形式可以用图1所示的设备来描述。

除了这一设备的输入和输出，状态机还有两个必需的组成元件：组合逻辑和存储器（寄存器）。

这类似于前面所讨论的带寄存器的记数器设计，它们本质上就是简单的状态机。

存储器用来存储状态机的状态，组合逻辑可以看成两个截然不同的功能模块：下一状态解码器和输出解码器（图2）。

当输出解码器产生实际的输出时，下一状态解码器决定状态机的下一状态。

尽管它们执行截然不同的两个功能，但是它们通常被组合成如图1所示的组合逻辑阵列。

状态机的基本操作有两部分：<!--[if !supportLists]-->1、状态机遍历状态序列，下一状态解码器基于当前状态和输入条件来决定下一状态。

状态机图1.概述状态机图（State Machine Diagram）是用来显示状态机的图，包括简单状态、转换和嵌套的复合状态等，一个典型的状态机图如图1所示：图1. 状态机图2.基本表示符号状态机图的基本元素包括：状态、转移、事件、伪状态和复合状态。

2.1状态（State）状态是对象生命周期中的一个条件或形态。

状态由对象的属性值、与其他对象的关系以及正在执行的活动来确定。

在UML中，状态用圆角矩形和状态名表示，初始状态用实心圆表示，终止状态用牛眼表示，如图2所示：图2. 状态状态可以有一个或多个分栏，这些分栏是可选的，包括名称分栏、嵌套区域、内部转换分栏等，如图3所示：图3. 带分栏的状态状态也可用圆角矩形上带有状态名称标签的方框表示，如图4所示：图4. 带有名称标签符号的状态2.2转移（Transaction）转移表示状态之间可能的路径，可以表示外部转换（用箭头表示），也可以表示内部转换（嵌套在状态内部）。

如图5所示：图5. 转移2.3事件（Event）事件是对，在特定时间和空间上，所发生的有意义的事情。

在状态机中，事件触发转移，事件或者显示在转换之上，或显示在状态以内。

共有四种类型的事件：信号事件、调用事件、时间事件、改变事件。

信号用于对象间异步传递的信息包，它没有任何操作，只有自身携带的信息。

信号事件是通过信号来触发的事件，在UML中，信号如图6所示：图6. 信号调用事件是请求在类语境的实例上调用特定的操作，在UML中，调用事件如图7所示：图7. 调用事件时间事件用关键字after表示，说明事件被触发的临界时间。

改变事件用关键字when表示，说明将事件改变所满足的条件。

如图8所示：图8. 时间事件和改变事件2.4伪状态（Pseudo State）伪状态指在一个状态机中具有状态的形式，同时具有特殊行为的顶点。

它是一个瞬时状态，用于构造转换的细节。

当伪状态处于活动时，状态机还没有完成从运行到完成的步骤，也不会处理事件。

如何设计自动驾驶系统的状态机状态机模块在（自动驾驶）系统中扮演着关键的角色，它负责管理和控制各个功能的状态转换和行为执行。

今天我们来聊聊如何设计自动驾驶系统的状态机。

0.闲谈作为自动驾驶系统（工程师），从参与项目开始，就必不可少的与状态管理模块打交道，因为状态机在系统运行的全功能周期内起管理作用。

状态机这个模块，从技术实现角度来说，并没有什么难度，在网上有很多关于FSM(Fini（te）-state machine）的介绍文章，有兴趣可以自行了解。

但如何设计得巧妙、周到、精致，却很考验设计者的底蕴与对系统的理解。

大部分的（AD）AS功能都需要状态机进行状态管理，笔者手中就有不下十几份状态机的设计文档，包括FCW/LDW/AEB/（AC）C/LKA/NOP/APA/AVP等等，设计大相径庭，但细细想来内核却大同小异。

其中NOP功能的状态跳转还是比较复杂的，涉及横向、纵向控制与功能降级等逻辑，需要长期的雕琢与迭代才能设计出符合项目要求的效果。

笔者最近也在负责APA功能的状态机设计，虽然比较简单，但还是想借此机会对状态机模块做一点总结，也是对以往工作的回顾。

1.模块概述状态机模块的主要作用是跟踪系统的当前状态，并根据特定的事件和条件进行状态转换。

它可以根据（传感器）数据、车辆状态和系统输入来判断当前功能的可用性和执行条件。

状态机模块还能够监控系统的运行情况，及时响应来自驾驶决策或用户的指令，并根据需要触发相应的功能执行。

状态机模块通过定义和维护一组状态，以及状态之间的转换条件和行为，确保系统在不同的场景和条件下正确地执行相应的功能。

例如，当（检测）到前方车辆与本车距离过近时，FCW功能会被触发，状态机模块会根据预设的逻辑条件和行为来切换到相应的预警状态，并触发声音或振动等警示措施。

状态机模块的设计需要考虑各个功能之间的优先级、依赖关系和冲突情况。

它需要具备灵活性和可扩展性，以应对不同的道路情况和交通场景。

机器人程序设计中的状态机设计一、前言工业机器人系统通常分为机器人本体和控制器两大部分。

微控制器的主要作用是根据用户的指令对机器人本体进行操作和控制，为每一个不同的机器人设计不同功能的控制程序是一个设计者经常感到困扰的难题。

许多机器人都是有多个任务的，这些任务间是相关联的，且每个任务都有明确的细致要求，这就使得机器人的控制设计难度增大。

在此，有一种叫状态机理论的相关概念，它能用在机器人的控制程序设计上。

二、有限状态机理论有限状态机，又称有限状态自动机，简称状态机。

有限状态机理论构成有限状态机的具体内容是：有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。

它是由有限个状态相互间的转换构成的，下一个状态不但取决于各个输入值，还取决于当前的所有状态。

在任意时刻，当前状态就只能存在一个。

只有在有事件输入的条件下，状态才会产生并发出一个输出。

对在给定时刻要进行的活动的描述的是动作。

它包括了进入动作、退出动作、输入动作和转移动作四个动作。

三、有限状态机的优、缺点有限状态机，又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

它具有以下优缺点：优点：思路明确，内容简单易懂，状态间的关系明了，容易编程；只需要改动输出就可以改动机器人的动作要求；当发现程序不对时，更能快速的找到错误的点。

缺点：在每一个时刻，有且只有一个状态，没有并发性的表达方式，更不能描述异步并发系统；当设计需求的状态太多时，反而编程变得更耗时和困难。

四、基于状态转换方法的机器人的程序控制的设计实例状态机是具有基于状态的动态行为的机器。

它是一个动态系统，对时间和状态产生的时间做出反应。

一个状态机包含一组有限的状态和一组转换的集合。

其中状态描述运算中不同的阶段，而转换所描述的是如何使运算从一个状态变化到另一个状态。

依赖于此理论的有限性，才能发此理论用在机器人的编程设计上，设计时可以把机器人的每个动作按要求先合理分成多个状态，并给予特定的符号代表每个状态，在每个状态给予相应的输出要求，及机器人的动作和反映。

状态机设计FSM简介：FSM 分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当前状态的操作），状态转移条件，状态的输出条件，图1为状态机结构图。

设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块（process、block）中。

另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中（在Verilog代码中，相当于使用两个“always” block）。

其中较好的方式是后者。

其原因如下：首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再赘述。

而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。

状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块（process，block）中实现。

这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。

图1为状态机结构图显式的FSM 描述方法可以描述任意的FSM（参考Verilog 第四版P181 有限状态机的说明）。

两个always 模块。

其中一个是时序模块，一个为组合逻辑。

时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。

同步：always @(posedge clk)if (!reset)…………异步：always @(posedge clk or negedge reset)if (!reset)…………组合逻辑用case 语句，sensitive list 包括当然状态（current state）和输入（a,b,c…）。

编者注：以下是编者从“State Machine Coding Styles for Synthesis”一文中摘取的程序代码，是一个简单状态机的示例，采用两个always块的方法：module bm1_s (err, n_o1, o2, o3, o4,i1, i2, i3, i4, clk, rst);output err, n_o1, o2, o3, o4;input i1, i2, i3, i4, clk, rst;reg err, n_o1, o2, o3, o4;parameter [2:0] //可以在此处添加综合约束属性来限定状态机的编码：binary,one-hot,gray,etc…IDLE = 3'd0,S1 = 3'd1,S2 = 3'd2,S3 = 3'd3,ERROR = 3'd4;reg [2:0] state, next;always @(posedge clk or posedge rst)//异步复位，时序逻辑if (rst) state <= IDLE;else state <= next;always @(state or i1 or i2 or i3 or i4) begin //组合逻辑，敏感列表包含当前状态以及所有的状态机输入next = 3'bx;//设置默认值，以便防止因为if或者case语句不完整综合生成锁存器err = 0; n_o1 = 1;o2 = 0; o3 = 0; o4 = 0;case (state)IDLE: beginnext = ERROR;//如果下面所有的if条件都不符合，则对next赋该默认值if (!i1) next = IDLE;if (i1 & i2) next = S1;if (i1 & !i2 & i3) next = S2;endS1: beginnext = ERROR;if (!i2) next = S1;if (i2 & i3) next = S2;if (i2 & !i3 & i4) next = S3;n_o1 = 0;o2 = 1;endS2: beginnext = ERROR;if (i3) next = S2;if (!i3 & i4) next = S3;o2 = 1;o3 = 1;endS3: beginnext = S3;if (!i1) next = IDLE;if (i1 & i2) next = ERROR;o4 = 1;endendmodule对于状态机的输出可以通过寄存器寄存一下，消除毛刺，这将另外需要一个always 块，也就是状态机三个always块的写法。

第五讲状态机设计及其指导原则1/ 38第五讲状态机设计及其指导原则1/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学第五讲状态机设计及其指导原则1 状态机是一种设计思想方法2状态机结构3状态机设计的其他技巧4状态机设计步骤第五讲状态机设计及其指导原则2/ 38第五讲状态机设计及其指导原则2/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学z 状态机是一种设计思想方法第五讲状态机设计及其指导原则3/ 38第五讲状态机设计及其指导原则3/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学原语描述module noconditional (clk,nrst,state,event);input clk,nrst input state;output event;reg event;reg [2:0] CS; //CurrentState reg[2:0] NS; //NextStateparameter [2:0] //one hot with zero idleidle = 3’b000,dorm = 3'b001,diningroom = 3'b010,classroom = 3'b100;第五讲状态机设计及其指导原则4/ 38第五讲状态机设计及其指导原则4/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学//sequential state transitionalways @ (posedge clk or negedge nrst)if (!nrst) CS <= idle; else CS <= NS; //combinational condition judgment always @ (nrst or CS)begincase (CS)idle:idle_task;NS = dorm;dorm:dorm_task;NS = diningroom;diningroom:diningroom_task;NS = classroom;classroom:classroom_task;NS = dorm;default:idle_task;NS = dorm;endcase end endmodule第五讲状态机设计及其指导原则5/ 38第五讲状态机设计及其指导原则5/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学第五讲状态机设计及其指导原则6/ 38第五讲状态机设计及其指导原则6/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学 状态机的本质--对具有逻辑顺序或时序规律事件的一种描述方法 状态机的两个应用思路：-从状态变量入手-明确电路的输出的关系第五讲状态机设计及其指导原则7/ 38第五讲状态机设计及其指导原则7/ 38制作人：梁瑞宇单位：河海大学制作人：梁瑞宇单位：河海大学对于逻辑电路而言，小到一个简单的时序逻辑，大到复杂的微处理器，都适合用状态机方法进行描述。