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时序逻辑电路和组合逻辑电路的基本单
元
时序逻辑电路和组合逻辑电路是电子技术中一
种基本的、用于控制信号和系统输出结果的电路，
它们都具有基本单元，基本单元是由不同电路组件
组成的电路，它们可以实现特定的功能以完成特定
的任务。
时序逻辑电路的基本单元主要是由反馈和计数
器组成，它们可以用来控制信号的传输、采样和时序，它们可以运行或停止电路，它们可以执行夊齐
逻辑运算，它们主要的部件有门电路（AND、OR、NOT 等）、反馈元件、计数器等。
组合逻辑电路的基本单元主要包括电路选择器、门驱动器、计时器、存储器、模拟电路等，它们可
以实现诸如门驱动、数据传输、存储和计算等多种
功能，它们可以识别端口输入状态，然后根据它们
的不同的组合，产生不同的控制和输出信号。
时序逻辑电路和组合逻辑电路的基本单元都可
以实现多种不同的功能，从而实现相关的电子设备
的发挥。
不同的基本单元可以有不同的用途，可以实现用不同的硬件或软件来实现不同的功能。
此外，它们也可以用于智能分析，以实现复杂的逻辑电路系统。
第1节组合逻辑和时序逻辑来源：/book/09-03/8331410070307.html通过前面各章的学习可知，Verilog HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。
然而事实刚好与此相反，这是因为：首先，可综合设计是用来构建硬件平台的，因此对设计的指标要求很高，包括资源、频率和功耗，这都需要通过代码来体现；其次，在实际开发中要利用基本Verilog HDL语句完成种类繁多的硬件开发，给设计人员带来了很大的挑战。
所有的仿真语句只是为了可综合设计的验证而存在。
为了让读者深入地理解可综合设计、灵活运用已学内容，本章将可综合设计中的基本知识点和难点提取出来，融入Verilog HDL语法以及开发工具等诸多方面，以深入浅出的方式向读者说明设计中的难点本质。
8.1 组合逻辑和时序逻辑数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
掌握组合逻辑和时序逻辑的区分手段与实现方法是数字系统设计的基本要求。
8.1.1 组合逻辑设计1．组合逻辑概念组合逻辑是Verilog HDL设计中的一个重要组成部分。
从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关。
无存储电路，也没有反馈电路，其典型结构如图8-1所示。
从电路行为上看，其特征就是输出信号的变化仅仅与输入信号的电平有关，不涉及对信号跳变沿的处理。
尽管组合电路在功能上千差万别，可是其分析方法却有很多相似之处。
给定逻辑电路后，得到其输入与输出的直接表达式，将输入组合全部带入表达式中计算得到输出结果，并以真值表的形式表达出来，最后根据真值表说明电路功能。
组合逻辑电路的设计就是在给定逻辑功能的前提下，通过某种设计渠道，得到满足功能要求且最简单的逻辑电路。
基于HDL 语言和EDA 工具的组合逻辑电路的设计流程如图8-2 所示。
逻辑门电路的组合逻辑和时序逻辑逻辑门电路是计算机科学中重要的基础组成部分。
它通过逻辑门的组合，实现了我们平日使用的各种逻辑功能。
而这些逻辑门又可以分为两种类型：组合逻辑和时序逻辑。
组合逻辑是指逻辑门的输出仅取决于输入的当前值，与过去的输入值无关。
常见的组合逻辑包括与门、或门、非门等。
例如，与门的输出仅在所有输入都为高电平时为高电平，否则为低电平。
一个典型的组合逻辑电路可以是由多个逻辑门组成的电路网络。
通过将不同的逻辑门进行组合，我们可以实现各种复杂的逻辑功能，如加法器、减法器、多路选择器等。
除了组合逻辑外，时序逻辑是另一种重要的逻辑门电路类型。
与组合逻辑不同，时序逻辑的输出取决于输入的当前值以及过去的输入值。
时序逻辑电路包括存储器、触发器、计数器等。
存储器是一种常见的时序逻辑电路，它可以存储和检索数据。
例如，随机存取存储器（RAM）是一种常见的存储器类型，它可以根据地址存取数据。
而只读存储器（ROM）则是一种无法修改的存储器，其中的数据是预先设置好的。
触发器是时序逻辑中的又一个关键部件。
它可以储存一位二进制信息，并与外界的输入信号进行交互。
根据触发器的不同类型，我们可以实现如锁存器、触发器、移位寄存器等功能。
计数器是在电子设备和计算机中常用的时序逻辑电路。
它可以记录和跟踪计数值，并根据特定条件进行增加、减少和重置。
计数器广泛应用于时序控制、时钟分频等场景。
逻辑门电路的组合逻辑和时序逻辑的应用非常广泛。
从简单的数字电路到复杂的计算机系统，逻辑门电路都发挥着重要的作用。
例如，处理器中的算术逻辑单元（ALU）就是通过逻辑门的组合实现的，它能够执行加法、减法、与、或、非等基本运算。
总结起来，逻辑门电路是计算机领域中的重要基建。
通过组合逻辑和时序逻辑的使用，我们能够实现各种复杂的逻辑功能和时序控制。
在今天数字化的世界中，逻辑门电路无处不在，它让计算机和其他电子设备的功能更加强大和智能化。
组合逻辑电路和时序逻辑电路。
组合逻辑电路是一种基本的数字电路，它采用各种逻辑门和电子元件，将输入信号转换成输出信号。
与之不同的是，时序逻辑电路是一种具有时序和存储能力的数字电路，它可以记忆之前的状态并将其用于决策。
下面我们将从以下几个方面入手，分别探讨组合逻辑电路和时序逻辑电路。
1. 组合逻辑电路组合逻辑电路通常由以下基本门电路构成：与门、或门、非门、异或门等。
这些门电路可以组成各种条理分明的电路逻辑，如加法器、减法器、多路选择器、多输出逻辑功能等。
组合逻辑电路主要应用在组合逻辑相关电路的设计中，如编码器、解码器等。
2. 时序逻辑电路时序逻辑电路是一种带有存储元件的数字电路，可在一定时间间隔足够长的情况下，自行储存当前状态并决策下一状态。
时序逻辑电路通常需要用到触发器、计数器等元件，可以实现循环、计数、分频等功能。
时序逻辑电路常应用于计算机、嵌入式系统、通信系统等领域。
3. 组合逻辑电路和时序逻辑电路的联系组合逻辑电路和时序逻辑电路结合在一起，可以构成高级电路系统，实现各种复杂功能。
例如，组合电路可以用于控制输入信号的条件，并动态的改变输出信号。
时序电路可以用于储存过程中产生的信号，而组合电路则将其用于进一步计算。
4. 组合逻辑电路和时序逻辑电路的应用组合逻辑电路和时序逻辑电路广泛应用于各种数字电路系统，为现代电子技术的发展做出了重要贡献。
它们常应用于计算机领域，如中央处理器（CPU）、存储器和逻辑集成电路等；还常应用于通信系统、嵌入式系统以及各种控制电路等。
总而言之，组合逻辑电路和时序逻辑电路是数字电路的重要组成部分，它们分别代表了两种不同的设计思想和电路方法。
它们的相互配合和应用，可以实现各种复杂电路系统，进一步推动数字电子技术的发展。
分别简述组合逻辑电路和时序逻辑电路的
特点
组合逻辑电路和时序逻辑电路是两种不同的电路，它们都在电子技术领域有着重要的作用。
组合逻辑电路是一种电子电路，可以根据输入号的状态来决定输出号的状态。
它以逻辑关系的形式来表示，例如“与”或“或”，通过组合各种元件，如电阻、电容、晶体管和可编程逻辑器件，使用组合逻辑电路可以实现复杂的系统控制功能，如计算机、自动控制系统等。
时序逻辑电路是一种可以根据时间序列控制号的电路，它由一系列的时序触发器组成，当满足特定时序条件时，触发器就会产生号，这些号可以控制其他电路的开关，从而实现号的同步控制。
时序逻辑电路除了可以控制其他电路的开关外，还可以控制各种计算机系统中的时序事件，如中断、定时器等。
组合逻辑电路和时序逻辑电路都是电子技术中重要的电路，它们各自具有不同的特点。
组合逻辑电路的特点在于，它可以根据输入号的状态来决定输出号的状态，可以实现复杂的系统控制功能。
而时序逻辑电路的特点是可以根据时间序列控制号，可以控制其他电路的开关，也可以控制计算机系统中的各种时序事件，如中断、定时器等。
组合逻辑电路和时序逻辑电路都是电子技术中重要的电路，它们各自具有不同的特点，并发挥了重要的作用。
组合逻辑电路可以根据输入号的状态来决定输出号的状态，可以实现复杂的系统控制功能；而时序逻辑电路则可以根据时间序列控制号，可以控制其他电路的开关，也可以控制计算机系统中的各种时序事件。
由此可见，组合逻辑电路和时序逻辑电路是电子技术中不可或缺的组成部分，它们在实现复杂功能和控制时序事件方面都发挥了重要的作用。
数字电子技术课程教学大纲(DIGITA1E1ECTRONICTECHNO1OGY)总学时数：56其中实验学时：0学分：3.5适用专业：电气工程与自动化专业一、课程的性质、目的和任务本课程是自动化专业的必修学科基础课程。
数字电子技术是电工、电子系列课程知识平台上的重要组成部分，是在电子技术方面入门性质的重要技术基础课。
其教学目的是使学生获得适应信息时代的电子技术方面的基本理论、基本知识和基本技能。
培养学生分析和解决问题的能力，为以后深入学习数字电子技术领域的相关内容和专业应用打好基础。
具体包括两方面：一是正确分析设计数字电路特别是集成电路的基础；二是进一步学习设计专用集成电路芯片的基础。
二、课程教学的基本要求在本课程学习中，要求学生掌握数字电子技术中的基本概念、基本原理和基本分析方法，其中包括：数字逻辑基础知识、逻辑门电路、组合逻辑电路的分析和设计、触发器时序逻辑电路的分析和设计、存储器和可编程逻辑器件、脉冲波形的产生和变换、数模和模数转换器的基本内容。
此外还应了解数字系统设计的一般方法。
三、课程的教学内容、重点和难点第一章数字逻辑概论(6学时)第一节数字逻辑电路概述(1)数字信号和数字电路的特点(2)数字电路的研究方法第二节数制(1)十进制数、二进制数、十六进制数的构成特点(2)非十进制数向十进制数转换及十六进制与二进制的相互转换的方法(3)十进制数向非十进制数转换的方法第三节二进制数的算术运算(1)无符号二进制数的算术运算(2)带符号二进制数的减法运算第四节编码(1)8421码内容及构成特点(2)2421码、5211码、循环码、余3循环码、ASC11码的构成特点及内容第五节基本逻辑运算第六节逻辑函数及其表示方法基本要求：(1)掌握数字信号与模拟信号的区别(2)掌握常用数制及其相互之间的转换(3)掌握原码、反码及补码的关系及转换(4)掌握8421码内容及构成特点；了解其它常用代码的构成特点重点难点：各种数制间相互转换，原码、反码及补码的概念及转换。
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路的区别：组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。
时序逻辑电路任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。
也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。
时序逻辑电路简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。
时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。
它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。
verilog时序逻辑和组合逻辑
摘要：
1.组合逻辑简介
2.时序逻辑简介
3.组合逻辑与时序逻辑的区别
4.实例分析
5.总结
正文：
【1】组合逻辑简介
组合逻辑是数字电路设计中的基础部分，它主要研究如何使用布尔代数和逻辑门来实现数字逻辑电路。
组合逻辑电路的特点是，其输出仅依赖于当前时刻的输入，而与之前的输入状态无关。
简而言之，组合逻辑电路不需要考虑时间因素，只需关注输入与输出之间的关系。
【2】时序逻辑简介
时序逻辑是数字电路设计的另一个重要分支，它主要研究如何在电路中处理带有时间约束的逻辑问题。
时序逻辑电路的输出不仅依赖于当前时刻的输入，还与之前时刻的输入状态有关。
这使得时序逻辑电路的设计相比组合逻辑电路更为复杂。
【3】组合逻辑与时序逻辑的区别
组合逻辑和时序逻辑的主要区别在于对时间因素的处理。
组合逻辑不考虑输入信号的历史状态，而时序逻辑关注输入信号的历史状态对电路输出的影
响。
此外，组合逻辑电路的设计相对简单，而时序逻辑电路的设计则更为复杂。
【4】实例分析
以一个简单的触发器为例，触发器的输入信号为A、B，输出信号为Q。
在没有考虑时序约束的情况下，可以使用组合逻辑实现触发器。
但当需要满足一定的时间约束（如设置潜伏期和建立时间）时，组合逻辑无法满足要求，必须采用时序逻辑设计。
【5】总结
总之，组合逻辑和时序逻辑在数字电路设计中具有不同的应用场景。
组合逻辑适用于简单数字电路设计，关注输入与输出之间的关系；而时序逻辑适用于复杂数字电路设计，需要考虑时间约束。
组合逻辑元件和时序逻辑元件
组合逻辑元件和时序逻辑元件是数字电路中两种基本的逻辑元件类型。
组合逻辑元件是一种输出仅取决于当前输入的逻辑元件。
它不包含存储元件，其输出是输入信号的即时函数。
组合逻辑元件的输出在输入变化时立即改变，而不考虑输入信号的变化顺序或时间延迟。
常见的组合逻辑元件包括与门、或门、非门、异或门等。
组合逻辑元件常用于实现数字电路中的逻辑运算、数据选择、编码和解码等功能。
时序逻辑元件则是一种输出不仅取决于当前输入，还取决于过去输入的逻辑元件。
它包含存储元件，可以存储过去的输入信息。
时序逻辑元件的输出是输入信号和存储元件状态的函数，其输出在输入变化时可能会有时间延迟。
常见的时序逻辑元件包括寄存器、计数器、触发器等。
时序逻辑元件常用于实现数字电路中的时序控制、状态机和计数器等功能。
在数字电路设计中，组合逻辑元件和时序逻辑元件通常结合使用，以实现复杂的逻辑功能。
组合逻辑元件用于处理数据的逻辑操作，而时序逻辑元件用于存储和控制数据的流动。
两者的结合使得数字电路能够执行各种复杂的计算和控制任务。
总而言之，组合逻辑元件和时序逻辑元件是数字电路中不可或缺的组成部分。
它们各自具有独特的功能和特点，共同推动了数字电路技术的发展和应用。
第1节组合逻辑和时序逻辑来源：/book/09-03/8331410070307.html通过前面各章的学习可知，Verilog HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。
然而事实刚好与此相反，这是因为：首先，可综合设计是用来构建硬件平台的，因此对设计的指标要求很高，包括资源、频率和功耗，这都需要通过代码来体现；其次，在实际开发中要利用基本Verilog HDL语句完成种类繁多的硬件开发，给设计人员带来了很大的挑战。
所有的仿真语句只是为了可综合设计的验证而存在。
为了让读者深入地理解可综合设计、灵活运用已学内容，本章将可综合设计中的基本知识点和难点提取出来，融入Verilog HDL语法以及开发工具等诸多方面，以深入浅出的方式向读者说明设计中的难点本质。
8.1 组合逻辑和时序逻辑数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
掌握组合逻辑和时序逻辑的区分手段与实现方法是数字系统设计的基本要求。
8.1.1 组合逻辑设计1．组合逻辑概念组合逻辑是Verilog HDL设计中的一个重要组成部分。
从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关。
无存储电路，也没有反馈电路，其典型结构如图8-1所示。
从电路行为上看，其特征就是输出信号的变化仅仅与输入信号的电平有关，不涉及对信号跳变沿的处理。
尽管组合电路在功能上千差万别，可是其分析方法却有很多相似之处。
给定逻辑电路后，得到其输入与输出的直接表达式，将输入组合全部带入表达式中计算得到输出结果，并以真值表的形式表达出来，最后根据真值表说明电路功能。
组合逻辑电路的设计就是在给定逻辑功能的前提下，通过某种设计渠道，得到满足功能要求且最简单的逻辑电路。
基于HDL 语言和EDA 工具的组合逻辑电路的设计流程如图8-2 所示。
其中逻辑抽象和HDL 编程是重点环节。
在很多情况下，逻辑问题都是通过文字描述的，逻辑抽象就是对设计对象的输入与输出信号间的因果关系，用逻辑函数的方法表示出来。
HDL 语言编程就是直接通过语句来实现抽象结果。
2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。
第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
（1）always 模块的敏感表为电平敏感信号的电路这种方式的组合电路应用非常广泛，几乎可以完成对所有组合逻辑电路的建模。
always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。
在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。
由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”，详细原因将在8.3.1 节进行说明。
always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。
这是由于在组合逻辑电路描述中，将信号定义为reg 型，只是为了满足语法要求。
下面给出一个组合逻辑实例。
【例8-1】通过Verilog HDL 语言实现一个2 输入比较器，输入分别为d1、d2，输出分别为f1（d1>d2 时为高电平）、f2（d1 = d2 时为高电平）、f3（d1<d2 时为高电平）。
可以看出，组合逻辑就对应着电平触发事件电路。
上述程序在ISE中综合后的RTL级结构图如图8-3所示，可以看出，虽然将输出信号f1、f2以及f3声明为寄存器变量，并且在always模块中进行赋值操作，但在组合逻辑设计中，并没有综合成D触发器。
上述程序在ISE Simulator中的仿真结果如图8-4所示，只要敏感信号电平发生变化，always语句块中所有语句都会被重新执行一次。
（2）assign语句描述的电路利用条件符“?”可以描述一些相对简单的组合逻辑电路，信号只能被定义为wire型。
当组合逻辑比较复杂时，需要很多条assign语句或者多重嵌套“?”，使得代码可读性极差，因此此时推荐第一种组合逻辑建模方式。
下面给出一个由assign 关键字描述的组合逻辑实例。
【例8-2】通过assign语句实现例8-1的比较器。
在ISE中查看其综合后的RTL级结构示意图，可以发现和图8-3一样，其仿真结果也和例8-1的一致。
3．组合逻辑电路的注意事项（1）敏感信号列表在组合逻辑设计中，读者必须重点对待敏感信号列表。
敏感信号列表出现在always块中，其典型行为级的含义为：只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。
有时，不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。
在实际的PLD 器件开发中，EDA 工具都会默认将所有的输入信号和条件判断语句作为触发信号，增减敏感信号列表中的信号不会对最终的执行结果产生影响，因此读者如果期望在设计中通过修改敏感信号来得到不同的逻辑，那就大错特错了。
当敏感信号不完备时，会使得仿真结果不一样，这是因为仿真器在工作时不会自动补充敏感信号表。
如果缺少信号，则无法触发和该信号相关的仿真进程，也就得不到正确的仿真结果。
因此，为了确保仿真和最终实现结果一致，必须要保证组合逻辑电路always 敏感信号列表的完备性。
如果设计人员在设计中，认为列举信号麻烦，则采用下面的语句。
此时，综合工具和仿真工具会自动将所有的敏感信号自动加入敏感信号列表。
ISE 也支持这一用法。
（2）不要在组合逻辑中引入环路在组合逻辑中引入环路会导致电路产生振荡、毛刺以及冲突等问题，从而降低设计的稳定性和可靠性，因此要彻底避免环路。
图8-5 给出一个简单的环路设计，把一个寄存器输出通过组合逻辑后，再次通过两级组合逻辑处理反馈给该组合逻辑的引脚时，就会产生组合环路，要避免该组合环路，可以采用图8-6 所示的逻辑设计示意图，不仅功能结构一致，还取消了组合逻辑环路。
之所以称逻辑环路是一种高风险设计，其原因如下：首先，环回逻辑的延时完全依靠组合逻辑门延迟和布线延迟。
一旦这些传播时延有所变化，则环路的整体逻辑将彻底失效。
其次，环路的时序分析是个死循环过程。
目前的EDA 开发工具为了计算环路的时序逻辑都会主动割断时序路径，引入许多不确定的因素。
目前的综合工具都会给出逻辑环路的警告（Combinational Loops），因此设计人员必须对软件工具的此类报告特别在意。
如果一定要实现环路，则需要通过时序逻辑的寄存器来完成。
8.1.2 时序逻辑设计1．时序逻辑电路的基本知识时序逻辑是Verilog HDL 设计中另一类重要应用。
从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。
电路里面有存储元件（各类触发器，在FPGA 芯片结构中只有D 触发器）用于记忆信息，如图8-7 所示。
从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。
从图8-7 可以看出，时序逻辑电路由组合逻辑电路和存储电路这两部分组成，其中存储电路由各类触发器（JK 触发器、D 触发器以及T 触发器等类型）构成，并将组合逻辑的部分输出反馈到输入逻辑的输入端口。
时序电路可通过表达式（电路输出端的输出逻辑表达式、存储电路触发器输出端的驱动或激励表达式，以及表示触发器状态的状态方程）、状态转移表、状态转移图、时序图以及HDL 行为描述语言等来描述。
若将输入变量和各级触发器状态的全部组合列出，分别代入各级触发器的状态方程和电路的输出方程，则可以计算出各级触发器的次态值和当前输出值，把相应的计算结果列成真值表就可得到状态转移表。
对于读者最关心的HDL 行为描述代码，可在时序图的基础上快速得到。
分析一个时序电路，就是要找出给定时序电路的逻辑功能。
具体地说，就是要求找出电路的状态和输出状态（一般指进位输出、借位输出等）在输入变量和时钟信号作用下的变化规律。
为了直观地说明上述方法，下面给出一个简单的时序逻辑电路，通过分析得到其常用的描述形式。
【例8-3】完成图8-8 所示的简单时序逻辑电路的分析。
（1）首先，列出输出方程、驱动方程，即由于电路采用T 型触发器，因此其特征方程为：将驱动方程代入特征方程，可以得到式（8-4）所示的状态方程。
（2）计算并列出状态转移表图示电路有一个输入X和1级触发器，因此输入与触发器初态的取值组合只有4组，即00、01、10和11。
把这些取值带入式（8-4）和式（8-1），可计算出触发器的次态和电路的输出值，其相应的状态转移表如表8-1所列。
（3）画出状态转移图和时序图状态转移图直观、形象地显示出了时序逻辑电路的特点和逻辑功能，本例的状态转移图如图8-9所示。
其中，圆圈内的数字表示电路的状态，箭头表示状态转换的方向，箭头旁注明了状态转换的输入条件和输出结果，输入条件位为斜线上方，而输出结果位于斜线下方。
时序图就是通过数字信号波形直观表示时序逻辑电路的特点和逻辑功能，可根据状态方程、状态转移表等多方面得到，用于判断设计结果的正确性。
图8-10（a）、（b）分别给出了触发器初始状态为0和1的时序图。
从图8-10中可以看出以下两点：首先，时序电路的输出信号不仅取决于电路当时的输入，还取决于电路原来的状态，体现了“记忆”特性。
其次，在同步时序逻辑电路中，触发器由时钟信号CP来触发，控制其翻转时刻，而对触发器翻转到何种状态并无影响。
2．时序逻辑的Verilog HDL描述时序电路的行为决定了其只能通过always块语句实现，通过关键词“posedge”和“negedge”来捕获时钟信号的上升沿和下降沿。
在always语句块中可以使用任何可综合的标志符。
下面首先以D触发器为例，给出基本单元触发器的Verilog HDL实例，读者可自行完成其余常用触发器（RS触发器、JK触发器以及T触发器等）的Verilog HDL实现。
【例8-4】通过Verilog HDL实现D触发器。
同步D触发器的功能为：输入D只能在时序信号clk的沿变化时才能被写入到存储器中，替换以前的值，常用于数据延迟以及数据存储模块中。
由于D触发器只有一个输入端，在许多情况下，可使触发器之间的连接变得非常简单，因此使用十分广泛。
上述程序在ISE中综合后的RTL级结构图如图8-11所示。
上述程序的仿真结果如图8-12所示。
从中可以看出，在时钟上升沿，D触发器都将输入数据接收并寄存。
在给出时序逻辑设计最基本的电路后，下面给出图8-8所示电路的Verilog HDL实现，和例8-3的描述方法进行比较。
