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2011～2012学年度第二学期《数字电子技术基础》试卷（A 卷）适用年级专业：2010级电子信息工程、自动化 考 试 形 式：（ ）开卷、（√）闭卷二级学院： 行政班级： 学 号：教 学 班： 任课教师： 姓 名：注：学生在答题前，请将密封线外各项内容准确填写，填写不清者，将不计成绩。
一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．对于十进制数83，它对应的十六进制数表示是。
2．逻辑代数的基本逻辑运算有 、或、非3种。
3．将变量的全部最小项分别用一个小方块表示，并使具有逻辑相邻性的最小项在几何位置上也相邻地排列在一起而得到的图形称为 。
4．现有一个存储容量为256k ×4位的RAM 存储器，则该存储器RAM 的地址线有 根。
5．图1所示为某计数器的时序图，由此可判定该计数器是 进制计数器。
FAB CPQ 0Q 1Q 2图1 图26．某一门电路的工作波形如图2所示，其中A 、B 是输入端，F 是输出端。
则F 的逻辑表达式为 。
7． 可编程阵列逻辑PAL 是一种与阵列可编程、或阵列 的可编程逻辑器件。
8．将模拟信号转化为数字信号，需要采用A/D 转换器。
实现A/D 转换一般要经过采样、保持、量化和 等4个过程。
9．如果用ROM 实现将8位二进制数转换成十进制数（用BCD 码表示）的转换电路，其所需容量为。
10．图3所示的门电路为集电极开路的TTL 电路，则可写出输出信号的表达式Y = 。
A +0.3VB+3.6VY图3二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数87所对应的十六进制数和8421BCD 码分别为 。
【 】A ．87H ，(10000111)8421BCDB ．57H ，(10000111)8421BCDC ．A7H ，(10100111)8421BCD D ．57H ，(01010111)8421BCD12．设某函数的表达式为）（E D C B A F+=，则F= 。
电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。
I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入 当前状态 下一状态 输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。
一、填空题：（每空1分，共16分）1．逻辑函数有四种表示方法，它们分别是（真值表）、（ 逻辑图 ）、（ 逻辑表达式 ）和（ 卡诺图 ）。
2．将2004个“1”异或起来得到的结果是（ 0 ）。
3．目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（ TTL ）电路和（ CMOS ）电路。
4．施密特触发器有（ 两 ）个稳定状态.，多谐振荡器有（ 0 ）个稳定状态。
5．已知Intel2114是1K* 4位的RAM 集成电路芯片，它有地址线（ 10 ）条，数据线（ 4 ）条。
6．已知被转换的信号的上限截止频率为10kHz ，则A/D 转换器的采样频率应高于（ 20 ）kHz ；完成一次转换所用的时间应小于（ 50 ）。
7．GAL 器件的全称是（ 通用阵列逻辑 ），与PAL 相比，它的输出电路是通过编程设定其（ 输出逻辑宏单元 ）的工作模式来实现的，而且由于采用了（ E 2CMOS ）的工艺结构，可以重复编程，使用更为方便灵活。
二、根据要求作题：（共16分）1． 试画出用反相器和集电极开路与非门实现逻辑函数 C B AB Y +=。
解：1．2、图1、2中电路由TTL 门电路构成，图3由CMOS 门电路构成，试分别写出F1、F2、F3的表达式。
AC F C F B A F +==+=321;;解：．2.三、已知电路及输入波形如图4（a ）（b ）所示，其中FF1是D 锁存器，FF2是维持-阻塞D 触发器，根据CP 和D 的输入波形画出Q1和Q2的输出波形。
设触发器的初始状态均为0。
（8分）解：四、分析图5所示电路，写出Z1、Z2的逻辑表达式，列出真值表，说明电路的逻辑功能。
（10分）解：四、（1）表达式（2）真值表R ＋VCC（3）逻辑功能为：全减器五、设计一位8421BCD 码的判奇电路，当输入码为奇数时，输出为1，否则为0。
要求使用两种方法实现：（1）用最简与非门实现，画出逻辑电路图；（2）用一片8选1数据选择器74LS151加若干门电路实现，画出电路图。
北京信息科技大学2008~2009学年第一学期《数字电子技术》课程期末考试试卷A课程所在学院：自动化学院适用专业班级：测控0601-03考试形式：闭卷注意：所有答案写在答题纸上，写在试卷上无效。
一、填空题(本题满分20分，共含10道小题，每小题2分)1∙(7AC1)16=( )2=( 1=( )]0。
2.具有推挽式输出级的TT1电路(是/否)可以将输出端并联使用，普通的CMOS门(是/否)可以将输出端并联使用。
(输入端的状态均为不定)3.相同编号的最小项和最大项存在的关系为o4.(+1oo"的原码为，反码为，补码为o5.若A是逻辑变量，则A㊉I=。
二、逻辑函数式的化筒(12分)1 .利用公式法化简为最简与或式：F=AB∖A f CD+(AD+3'C')')(4+B)2 .利用卡诺图法将逻辑函数化简为最简与或式：y(A,B,G=>z(OJ2,4),给定约束条件为m3+rτ‰t+mβ+rr‰j=O下面电路图中，写出输出信号是什么状态(高电平、低电平或高阻态)，已知乂为74系四、试用一片8选1数据选择器74HC151产生逻辑函数：Y=AB r CD÷48（C÷r＞）+ABXCΦZ））÷ABC r 要求给出设计的全过程，并画出逻辑电路图。
（12分）s ,A2A4YO O O OO O O1O∣O O1O D1O O11O1O OO1O1/人O11O2O11151X X X高阻五、TT1主从JK触发器的输入波形如图所示，画出输出端Q的波形（12分）CP六、分析如图时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路的功能以及能否自启动。
（14分）CP七、 试用一片4位同步二进制计数器741S163接成十进制计数器（允许附加必要的门电路,采用清零法），并作简要说明。
741S163的引脚图如下所示。
数字电子技术基础试题（一）一、填空题:（每空 1 分，共10 分）1．(30.25)10=()2=()16。
2 .逻辑函数 L =+A+B+C+D= 1。
3 .三态门输出的三种状态分别为：、和。
4 .主从型 JK 触发器的特征方程=。
5 .用 4 个触发器能够储存位二进制数。
6 .储存容量为4K×8位RAM储存器，其地点线为12条、数据线为8的条。
二、选择题：(选择一个正确的答案填入括号内，每题 3 分，共30 分)1.设以下图中全部触发器的初始状态皆为 0，找出图中触发器在时钟信号作用下 , 输出电压波形恒为 0 的是：（ C ）图。
2.以下几种 TTL 电路中，输出端可实现线与功能的电路是（ D ）。
A、或非门 B 、与非门 C 、异或门 D 、OC门3. 对 CMOS与非门电路，其剩余输入正直确的办理方法是（ D ）。
A、经过大电阻接地（ >1.5KΩ） B 、悬空 C、经过小电阻接地（ <1KΩ）B、 D 、经过电阻接 V CC4.图 2 所示电路为由 555 准时器组成的（ A ）。
A、施密特触发器 B 、多谐振荡器 C 、单稳态触发器 D 、T 触发器5.请判断以下哪个电路不是时序逻辑电路（ C ）。
A、计数器 B 、存放器 C、译码器 D 、触发器6．以下几种 A/D 变换器中，变换速度最快的是（ A ）。
A、并行 A/D 变换器 B 、计数型 A/D 变换器 C、逐次渐进型 A/D 变换器B、D 、双积分 A/D 变换器7．某电路的输入波形u I和输出波形u O以以下图所示，则该电路为（C）。
A、施密特触发器 B 、反相器 C 、单稳态触发器D、JK 触发器8．要将方波脉冲的周期扩展10 倍，可采纳（ C ）。
A、10 级施密特触发器 B 、 10 位二进制计数器 C 、十进制计数器B、D、10 位 D/A 变换器9、已知逻辑函数与其相等的函数为（D）。
A、B、C、D、10、一个数据选择器的地点输入端有 3 个时，最多能够有（ C）个数据信号输出。
数字电子技术基础试题（一）一、填空题 : （每空1分，共10分）1． (30.25) 10 = ( ) 2 = ( ) 16 。
2 . 逻辑函数L = + A+ B+ C +D = 。
3 . 三态门输出的三种状态分别为：、和。
4 . 主从型JK触发器的特性方程= 。
5 . 用4个触发器可以存储位二进制数。
6 . 存储容量为4K×8位的RAM存储器，其地址线为条、数据线为条。
二、选择题： (选择一个正确的答案填入括号内，每题3分，共30分 )1.设图1中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（）图。
图 12.下列几种TTL电路中，输出端可实现线与功能的电路是（）。
A、或非门B、与非门C、异或门D、OC门3.对CMOS与非门电路，其多余输入端正确的处理方法是（）。
A、通过大电阻接地（>1.5KΩ）B、悬空C、通过小电阻接地（<1KΩ）D、通过电阻接V CC4.图2所示电路为由555定时器构成的（）。
A、施密特触发器B、多谐振荡器C、单稳态触发器D、T触发器5.请判断以下哪个电路不是时序逻辑电路（）。
图2A、计数器B、寄存器C、译码器D、触发器6．下列几种A/D转换器中，转换速度最快的是（）。
图2A、并行A/D转换器B、计数型A/D转换器C、逐次渐进型A/D转换器D、双积分A/D转换器7．某电路的输入波形 u I 和输出波形 u O 如图 3所示，则该电路为（）。
图3A、施密特触发器B、反相器C、单稳态触发器D、JK触发器8．要将方波脉冲的周期扩展10倍，可采用（）。
A、10级施密特触发器B、10位二进制计数器C、十进制计数器D、10位D/A转换器9、已知逻辑函数与其相等的函数为（）。
A、B、C、D、10、一个数据选择器的地址输入端有3个时，最多可以有（）个数据信号输出。
A、4B、6C、8D、16三、逻辑函数化简（每题5分，共10分）1、用代数法化简为最简与或式Y= A +2、用卡诺图法化简为最简或与式Y= + C +A D，约束条件：A C + A CD+AB=0四、分析下列电路。
《数字电子技术基础》(第一套)一、填空题：（每空1分，共15分）=+的两种标准形式分别为（）、（）。
1．逻辑函数Y AB C2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
ROM中的数据见表1所示。
试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形，并说明它们和CP 信号频率之比。
数字电子技术期末复习题库及答案完整版数字电子技术期末复习题库及答案HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】第1单元能力训练检测题一、填空题1、由二值变量所构成的因果关系称为逻辑关系。
能够反映和处理逻辑关系的数学工具称为逻辑代数。
2、在正逻辑的约定下，“1”表示高电平，“0”表示低电平。
3、数字电路中，输入信号和输出信号之间的关系是逻辑关系，所以数字电路也称为逻辑电路。
在逻辑关系中，最基本的关系是与逻辑、或逻辑和非逻辑。
4、用来表示各种计数制数码个数的数称为基数，同一数码在不同数位所代表的权不同。
十进制计数各位的基数是10，位权是10的幂。
5、8421 BCD码和2421码是有权码；余3码和格雷码是无权码。
6、进位计数制是表示数值大小的各种方法的统称。
一般都是按照进位方式来实现计数的，简称为数制。
任意进制数转换为十进制数时，均采用按位权展开求和的方法。
7、十进制整数转换成二进制时采用除2取余法；十进制小数转换成二进制时采用乘2取整法。
8、十进制数转换为八进制和十六进制时，应先转换成二进制，然后再根据转换的二进数，按照三个数码一组转换成八进制；按四个数码一组转换成十六进制。
9、逻辑代数的基本定律有交换律、结合律、分配律、反演律和非非律。
10、最简与或表达式是指在表达式中与项中的变量最少，且或项也最少。
13、卡诺图是将代表最小项的小方格按相邻原则排列而构成的方块图。
卡诺图的画图规则：任意两个几何位置相邻的最小项之间，只允许一位变量的取值不同。
14、在化简的过程中，约束项可以根据需要看作1或0。
二、判断正误题1、奇偶校验码是最基本的检错码，用来使用PCM方法传送讯号时避免出错。
（对）2、异或函数与同或函数在逻辑上互为反函数。
（对）3、8421BCD码、2421BCD码和余3码都属于有权码。
（错）4、二进制计数中各位的基是2，不同数位的权是2的幂。
安徽大学2009—2010学年第二学期《数字电子技术》考试试卷（A 卷）（闭卷 时间120分钟）一、填空题（每空1分，共15分）1、十进制数73.75的8421BCD 码为_____________________2、当TTL 与非门的输入端悬空时相当于输入为 电平。
3、在数字电路中，不论哪一种逻辑门电路，其中的关键器件是MOS 管或BJT ，它们均可以作为_________器件。
4、时序逻辑电路在CP 脉冲作用下，由无效状态自动回到有效序列称为电路具有______________。
5、TTL 反相器的输入级由BJT 构成，输出级采用___________结构，其目的是为了________________和增强带负载的能力。
6、当七段显示译码器的输出为高电平有效时，应选用共_____极数码管。
7、用4个触发器可以存储________位二进制数。
8、如果对键盘上108个符号进行二进制编码，则至少要______位二进制数码。
9、时序逻辑电路分为同步时序和_____________两大类。
10、几个集电极开路与非门（OC 门）输出端直接相连，配加负载（上拉）电阻后实现_______功能。
11、表达式CB C B A F +=能否产生竞争冒险 （可能/不可能）。
12、表达式CAB F+=，用与非门实现的表达式是 。
13、一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz ，经过 ms 可转换为4位并行数据输出。
14、多谐振荡器有 个稳定状态。
题 号 一 二 三 四 五 总分 得 分阅卷人院/系 年级 专业 姓名 学号答 题 勿 超 装 订 线 ------------------------------装---------------------------------------------订----------------------------------------线----------------------------------------得分二、单选题（每题1分，计10分）1、____________电路在任何时刻只能有一个输出端有效。
电子科技大学二零零九至二零一零学年第 二 学期期 末 考试数字逻辑设计及应用 课程考试题 A 卷（120分钟）考试形式：闭卷 考试日期2010年7月12日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ 10010010 ]2,[X]one's-complement =[ 10010001 ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 000111010010 ]2421B. [1625]10=[ 0100100101011000 ]excess-3C. [ 1010011 ]GRAY =[ 10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V, V OH min = 2.7 V, V IL max = 0.8 V, V IH min = 2.0 V, then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Mooremachine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, theD input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement=01101010 and [B]one's-complement=1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K 8 bits RAM to form a 16 K 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go thr ough if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F, assume 1 is passed, 0 is rejected.（5’）三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G)（5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’= A·(B ’C)’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C’D (或= A +B’·C+BC’+B’D+BD’+CD’) = A +B’·C+BD’+C’D (或= A + BC’+B’D+CD’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it（6’）XWFΠ(1,3,4,6,9,11,12,14)Y,(Z,),------3分F= X’Z’+XZ -----2分=( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equationsWX YZ00 01 11 10 00 1 1 01 1 1 11 1 1 101 1WX YZ00 01 11 10 00 1 1 01 1 1 11 1 1 1011Function table for a 1/2 74x139Inputs Outputs G_L B A Y3_L Y2_L Y1_L Y0_L 1 X X 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1and output equation. Q 2Q 1Q 0 denote the present states, Q 2*Q 1*Q 0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）激励方程式：D2=Q0’ （2分，错 -2分）D1=Q2 （2分，错 -2分） D0=Q1 （2分，错 -2分）修改自启动：D2=Q0 +Q2Q1’ （1分，错 -1分）D1=Q2+Q1Q0’ （1分，错 -1分） D0=Q1+Q2Q0 （1分，错 -1分）输出方程式：Z=Q1’Q0 （1分，错 -1分）七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’） For example:X ： 0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 …… Z ： 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and the excitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D）（10’）Transition/output table State/output table Excitation/output table（4分） （3分） （3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。
