用JK触发器和门电路设计一个4位格雷码计数器

5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。

CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n n nn D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩e 将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n nn n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩e 由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。

题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。

5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

A 为输入变量。

YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。

5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。

试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。

X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。

基于JK触发器的四人抢答器电路图主持人将space开关由低电平（接地端）搬到高电平，将高电平信号送入四个JK触发器的异步清零端（低电平有效），电路进入抢答状态。

A选手率先按下A开关，A指示灯亮，A选手获得抢答权。

此后，其他选手再按下抢答器，其指示灯也不亮。

之后，主持人将space 开关搬到低电平，电路异步清零，A灯灭，进入下一轮抢答。

设计此电路，主要实现两个功能：一是分辨出选手按键的先后，并锁存优先抢答者，同时对应该选手的LED灯亮；二是禁止其他选手按键操作无效。

开始时，ABCD四盏指示灯均不亮（低电平），即四个JK触发器的输出均为低电平。

这四个低电平信号进入四路或非门（4002BD_5V），输出高电平（或非门全低则高），并将此高电平信号输入四个与非门（U6A,U7B,U8C,U9D,型号均为74LS03N）的一个输入端。

然后，主持人将space开关由低电平（接地端）搬到高电平（10V 的Vcc），此高电平信号进入四个JK触发器的异步清零端（低电平有效），电路进入抢答状态。

当A选手率先按下开关A，将高电平（10V的Vcc）接入与非门U6A的一个输入端，这样，U6A的两个输入端由一高一低变成两个高电平，输出由高电平（一低则高）变为低电平（全高则低），此下降沿信号进入下降沿有效的JK触发器U1A的时钟输入端。

Q*=JQ’+K’Q。

而输入端J和K均接入高电平，故有Q*=1Q’+0Q=Q’,输出端发生翻转，由低电平变为高电平，A灯亮，A选手抢答成功，并将此高电平信号送入四路或非门（4002BD_5V）中，或非门输出低电平（或非门一高则低）。

此低电平信号进入与非门（U6A,U7B,U8C,U9D），与非门的输出一低则高，除A灯已亮不受影响外，其余的选手再按自己的开关时，各自的JK触发器的时钟输入端均被封锁在高电平，无法抢答。

抢答结束后，主持人将space开关接入低电平（接地端），将此信号送入低电平有效地异步清零端，实现异步清零，A灯灭，进入下一轮抢答。

大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。

A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。

A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。

A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。

A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。

A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。

A. 逻辑函数的标准积之和式具有唯一性。

B. 逻辑函数的最简形式可能不唯一。

C. 任意两不同的最小项之和恒等于1。

7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。

A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。

A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。

A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。

第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。

编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。

输出为10Y Y ，反码输出。

电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。

题 解：根据题意，可列出真值表，求表达式，画出电路图。

其真值表、表达式和电路图如图题解所示。

由真值表可知3210G A A A A =。

(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。

译码器74138逻辑符号如图（a ）所示。

题 解：5线—32线译码器电路如图题解所示。

&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。

福建农林大学金山学院课程设计报告课程名称：数字逻辑课程设计题目：用JK触发器和门电路设计一个4位格雷码计数器姓名：系：专业：年级：学号：指导教师：职称：2011年6 月29 日用JK触发器和门电路设计一个4位格雷码计数器一、实验目的1、用JK触发器和门电路设计一个4位格雷码计数器。

2、加强对格雷码的认识。

3、熟悉对JK触发器的使用。

4、利用仿真软件Multisim11.0对数字电路进行仿真和实现。

二、仿真软件Multisim介绍（注：因为本课程设计用的是2011年的版本，所以对此进行简单的介绍）⑴仿真软件Multisim11.0：NI Multisim软件是一个专门用于电子电路仿真与设计的EDA工具软件。

作为 Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。

NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。

学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。

NI Multisim软件绝对是电子学教学的首选软件工具。

⑵特点：①直观的图形界面。

②丰富的元器件。

③强大的仿真能力。

④丰富的测试仪器。

⑤完备的分析手段。

⑥独特的射频(RF)模块。

⑦强大的MCU模块。

⑧完善的后处理。

⑨详细的报告。

⑩兼容性好的信息转换。

三、实验步骤（包括设计过程、仿真结果和结果分析）⒈设计过程6 0 1 0 1 07 0 1 0 0 08 1 1 0 0 09 1 1 0 1 0 10 1 1 1 1 0 11 1 1 1 0 0 12 1 0 1 0 0 13 1 0 1 1 0 14 1 0 0 1 0 15 1 0 0 0 1 16 0 0 0 0 0② 按状态转换表的计数顺序可得****3210Q Q Q Q 的卡诺图：从而分别得出*3Q 、*2Q 、*1Q 、*0Q 、C 的卡诺图：③ 由卡诺图得出状态方程和输出方程：*''''''''3313021021032103()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+ |*''''''2212031031023102()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+*'''11032032023010321(()')(())'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=⊕+⊕*'''''''032132132132132103210()'()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =+++=⊕⊕+⊕⊕'''3210C Q Q Q Q =④ 又JK 触发器的特性方程为：*''Q JQ K Q =+,所以可得驱动方程：''3210J Q Q Q =，'''3210K Q Q Q = ''2310J Q Q Q =，'2310K Q Q Q =1320()'J Q Q Q =⊕，1320()K Q Q Q =⊕ 0321()'J Q Q Q =⊕⊕，0321K Q Q Q =⊕⊕⑤ 由驱动方程可画出逻辑电路图：⒉仿真结果①原理图如下：②部分波形图如下：⑴0000~1101⑵1101~0011③电路状态变化如下：⑴32100000Q Q Q Q=,0C=⑵32100001Q Q Q Q=,0C=⑶32100011Q Q Q Q=,0C=3210⑸32100110Q Q Q Q=,0C=⑹32100111Q Q Q Q=,0C=3210⑻32100100Q Q Q Q=,0C=⑼32101100Q Q Q Q=,0C=3210⑾32101111Q Q Q Q=,0C=⑿32101110Q Q Q Q=,0C=3210⒁32101011Q Q Q Q=,0C=⒂32101001Q Q Q Q=,0C=. '. ⒃32101000Q Q Q Q =,1C =⒊结果分析当3Q 、2Q 、1Q 、0Q 从00001000:完成一个循环时，进位输出C 才为1，其他情况都为0，符合题意要求。

习题6答案习题 66.1 试分析图6.83所⽰同步时序电路，写出驱动⽅程、状态⽅程和输出⽅程，并作出状态转换图，设初始状态全为0。

答案6.111001100011010D Q Q ,D Q ,Q Q Q ,Q Q ,Y Q Q ++=====n n 。

状态转换图见图P6.16.2 试分析图6.84(a)所⽰电路，写出驱动⽅程、状态⽅程和输出⽅程，并画出对应输⼊信号X 的输出Q 2、Q 1和Y 的波形（设起始状态为00）。

答案6.2 时序图见图P6.2。

驱动⽅程X K X J X K XQ J 22121====状态⽅程221n 21121n 1Q X XQ Q Q X Q XQ Q +=+=++ 输出⽅程1XQ Y =6.3 试分析图6.85所⽰电路的计数顺序，画出电路的状态转换图，判断是模⼏计数器，有⽆⾃启动功能。

(a) 电路 (b) 输⼊波形图6.84 题图6.2图6.83 题图6.1第6章时序逻辑电路98图6.85 题图6.3答案 6.3 2323123312121231Q Q Y Q K Q Q J Q Q K Q J 1K Q Q J =======模七进制6.4 试分析图6.86时序电路的逻辑功能，写出电路的驱动⽅程、状态⽅程和输出⽅程，画出电路的状态转换图。

答案6.4 驱动⽅程1K Q Q J 1K 1J 1K Q J 321322131======状态⽅程3121n 3121n 2131n 1Q Q Q Q Q Q Q Q Q Q =↓?==+++6.5 试分析图6.87所⽰的时序电路，写出电路的驱动⽅程、状态⽅程和输出⽅程，画出电路的状态转换图，设初始状态全为0。

答案6.5 D 0 = A ⊕Q 0，T 1 = Q 0，Y = AQ 1，状态转换图见图P6.5。

图6.86 题图6.4 图6.87 题图6.56.6 试分析图6.88所⽰的时序电路，画出在时钟CLK 作⽤下，Q 1的输出波形。

5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。

CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。

题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。

5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

A 为输入变量。

YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。

5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。

试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。

X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。

1、逻辑变量的取值有_______ 、________2、基本的逻辑门电路有___________ ____________ ____________3、若将输入变量的全部组合和对应的输出函数列成的表格称为____________4、最简单的逻辑函数表达式的条件为___________、5、F(A.B.C)=BC它包含了_______个最大项。

6、F=AB(BC+AD+B)=_____________7、F=A+B+C+D的表达式称为___________表达式。

8、用0、1组成一串数码代表某个具有特定含义信息的过程称_________9、如图1.9电路称为_________10、PAL器件由一个_________和一个固定___________组成，中文名字称为_________11、DAC是将_________信号转换为___________信号的电路。

12、时序逻辑电路根据时钟脉冲源可分为______ 和_________电路二、选择题（20分）1、和二进制数（10001010.1）等值的十六进制数（）A (8 A．8) 8B (212．2)8 C. (76．8)8 D. (92．8)82、和二进制数（100101）2对应的格雷码（）A. 101010B. 110111C. 101000D. 1101103、和8421BCD码（100010010011.0011）对应的十进制数为（）A. 893.3B. 896.7C. 893.6D. 983.74、F(ABC)=ABC+A BC+A B C+A B C的最大项为( )A. ΠM(0.2.4.7)B. ΠM(1.3.5.7)C.ΠM(0.2.4.6)D.ΠM(0.2.3.6)5、F=(A+B)(A+C)的反演式为（）A. F=A B+A CB. F=A B+A CC. F=A B+A CD. F=A+BC6、对负逻辑而言，电路为与非门，对正逻辑而言为（）A. 与门B. 或门C. 或非门D. 异或门7、D触发器在同步工作时，Q n=0要求达到Q n+1=1, 则D应为（）A. 0B. 1C. 0或1 D 无法确定8、1个具有n位地址码输入，m位数据输出的ROM其存贮容量为（）A. n×mB. 2n×mC. 2m×nD. 2m9、A·A·B·C·B=( )A. BB. AC. CD. 010、如图2.10为（）A 三位同步二进制加法计数器 B. 三位同步二进制减法计数器C. 三位异步二进制加法计数器D. 三位异步二进制减法计数器三、改错题（指出错误并改正10分）1、两个n位二进制相加，第i位被加数为A i,加数为B i相邻低位进位为C i-1，则第i位的本位和S i的表达式为S i=A i B i C i+A i B i C i-1+A i B i C i-1+A i B i C i-1改正表达式为：2、只读存储器是由与阵列构成3、某一RAM器中，某同学说，它是只能读出而不能写入的一种存储器4、竞争冒险是由于门电路的延迟而产生的5、MUX称为数据分配器，也称为多路选择开关四、化简题（10分）1、用代数法化简F=A+C+A·B+C+B+C+AB C+A B C2、用卡诺图化简F=A B C+AB C+ABC+B C D五、分析题（本科16分，专科20分）1、如图5.1分析其逻辑功能2、如图5.2有边沿JK触发器组成，分析其逻辑功能六、设计题（本科班做1—3题，24分，专科做1—2题，20分）1、试用与非门设计一个“三变量一致电路”，假设输入信号原变量、反变量都存在2、试将T＇触发器转换为J-K触发器，并用与非门转换，画出逻辑电路图3、试设计一个可逆的同步四进制计数器，要求：X=0时进行加法计数, X=1时进行减法计数, 用J-K触发器实现.。

第1章作业1.1为了将600份文件顺序编码，如果采用二进制代码，最少需要用几位？如果改用八进制或十六进制代码，则最少各需要用几位？答：二进制代码最少需要10位，八进制最少需要4位，十六进制最少3位.1.4将下列二进制数转换为等值的十进制数。

（1）（101.011）2 ；（3）（1111.1111）2。

答：1、5.375 ; 3、15.93751.5将下列二进制数转换为等值的八进制数和十六进制数。

（2）（1001.1101）2；（4）（101100.110011）2。

答：2、11.64, 9 ; 4、54.63, 261.6将下列十六进制数转换为等值的二进制数。

（1）（8.C）16；（3）（8F.FF）16。

答：1、（10001100）2 ；3、（10001111.11111111）21.9将下列十进制数转换为等值的二进制数和十六进制数。

要求二进制数保留小数点以后4位有效数字。

（2）（188.875）10；（4）（174.06）10。

答：2、10111100.111 B=BC.EH ；4、10101110.0001 B=AE.1H1.14用二进制补码运算计算下列各式。

式中的4位二进制数是不带符号位的绝对值。

如果和为负数，请求出负数的绝对值。

（提示：所用补码的有效位数应足够表示代数和的最大绝对值。

）（2）1101+1011；（4）1101-1011；（6）1011-1101；（8）-1101-1011。

答: 2、补码取5位有效数字和1位符号位001101+001011=0110004、补码取4位有效数字和1位符号位01101+10101=000106、1011-11018、-1101-1011第2章作业2.4已知逻辑函数的真值表如表P2.4（a）、（b）所示，试写出对应的逻辑函数式。

表P2.4（a ） 表P2.4（b ）2.7写出图P2.7（a ）、（b ）所示电路的输出逻辑函数式。

图P2.72.8已知逻辑函数Y 的波形图如图P2.8所示，试求Y 的真值表和逻辑函数式。

成绩实验名称：简单4位计数器仿真实验
一、实验目的
1、了解动态扫描显示的基本原理。

2、能够运用多位数码管显示指定内容。

3、熟悉动态扫描显示方法。

二、实验仪器
三、实验内容
四、实验原理
实验报告
五、实验步骤
1、根据给定的实验要求，分析实验的目的以及实验要求。

2、通过计算机仿真软件Proteus，根据给定电路图设计电路，并绘制电路。

3、复习练习动态扫描显示驱动程序写法，通过程序控制数码显示每一位都不同的数字，
例如“1234”。

4、根据自己所设计的电路，编写控制程序。

5、调试所编写的控制程序，直至程序没有语法错误，可以通过编译。

6、将所编写的无语法错误的程序下载至仿真软件，并进行调试，根据仿真结果，修改程
序。

六、实验程序
#include <reg51.h>
sbit K1=P3^4;
sbit K2=P3^5;
七、实验分析、心得。

第6章题解：6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。

题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。

CLK13图 题解6.1题6.2 试用中规模集成异步十进制计数器74290实现模48计数器。

题6.2 解：6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。

题6.3 解：根据格雷码计数规则，Q 3 Q 2Q 1 Q 0计数器的状态方程和驱动方程为:1333031210122202131011110320320100321321321321n n n n n n n nn n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q QD Q Q Q Q Q Q Q QQ D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++按方程画出电路图即可，图略。

题 6.4 解：反馈值为1010。

十一进制计数器6.5 试用4位同步二进制计数器74163实现十二进制计数器。

74163功能表如表6.4所示。

题 6.5 解：可采取同步清零法实现。

电路如图题解6.5所示。

题 6.6 解： 当M=1时：六进制计数器 当M=0时：八进制计数器图题解6.5图题解6.56.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。

74163功能表如表6.4所示。

图 P 6.7Q 3Q 2Q 1Q 01010题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当21Q =时需置数，应置入的数为：32103000D D D D Q =。

数字逻辑电路与系统设计[蒋立平主编][习题解答]第4章习题及解答4.1 用门电路设计一个4线—2线二进制优先编码器。

编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。

输出为10Y Y ，反码输出。

电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。

题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。

其真值表、表达式和电路图如图题解4.1所示。

由真值表可知3210G A AA A =。

(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表1Y 3A 2A 1A 0Y GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.14.3 试用3线—8线译码器74138扩展为5线—32线译码器。

译码器74138逻辑符号如图4.16（a ）所示。

题4.3 解：5线—32线译码器电路如图题解4.3所示。

ENA 0A 1A 2A 3A 4图 题解4.34.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达式。

译码器74138功能表如表4.6所示。

&01234567BIN/OCTEN &CB A 421&F 1F 2174138图 P4.5题4.5解：由题图可得：12(,,)(0,2,4,6)(,,)(1,3,5,7)F C B A m A F C B A m A====∑∑4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码转换器。

蒋立平版数字逻辑电路与系统设计 第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。

（1） （11011）2（2（10010111）2 （3） （1101101）2（4 （11111111）2 （5） （0.1001）2 （6 （0.0111）2 （7） （11.001）2 （8 （101011.11001）2题1.1 解： （1） （11011）2 =（27）10（10010111）2 =（151）10（3） （1101101）2 =（109）10 （11111111）2 =（255）10（5） （0.1001）2 =（0.5625）10 （0.0111）2 =（0.4375）10（7） （11.001）2 =（3.125）10 （101011.11001）2 =（43.78125）101.3 数。

（1） （1010111）2（110111011）2 （3） （10110.011010）2（4） （101100.110011）2 题1.3 解： （1） （1010111）2=（57）16 =（127）8（2） （110011010）2 =（19A ）16 =（632）8 （3） （10110.111010）2 =（16.E8）16 =（（4） （101100.01100001）2 =（2C.61）16 =1.5 将下列十进制数表示为8421BCD 码。

（1） （43）10 （95.12）10 （3） （67.58）10 （ （932.1）10题1.5 解：（1） （43）10 =（01000011）8421BC D（2） （95.12）10 =（10010101.00010010）8421BC D （3） （67.58）10 =（01100111.01011000）8421BC D （4） （932.1）10 =（1.7 将下列有符号的十进制数表示成补二进制数。

（1） +13 （2）−9 （3）+3 （4）−题1.7解：（1） +13 =（01101）2 （（10111）2（3） +3 =（00011）2 （（11000）21.9 用真值表证明下列各式相等。

4位计数器逻辑电路以下是四位计数器逻辑电路的一个常见设计：四位计数器是一个用于计数和显示0到15之间的数值的电路。

它由四个单独的计数器组成，每个计数器负责计数一个十六进制位。

设计的逻辑电路包括以下组件：1.时钟源：提供稳定的时钟信号，用于驱动计数器计数。

可以使用一个时钟发生器或外部时钟源。

2.4个D触发器：每个触发器都负责存储一个十六进制位的计数值。

D触发器接收时钟信号和使能信号，根据时钟信号的上升沿更新和存储计数值。

3.4-1多路复用器（MUX）：用于选择并显示当前计数值的四个十六进制位。

多路复用器的输入连接到每个D触发器的输出，根据计数器的使能信号选择一个输出作为显示。

4.七段数码管（或其他显示设备）：用于显示选中的计数值。

根据控制信号，对应的段会被点亮，显示相应的十六进制数。

工作原理如下：1.初始状态为0。

所有D触发器的输入和使能信号接收到适当的值。

2.当时钟信号的上升沿到达时，D触发器根据当前输入状态更新其输出状态。

3.计数器使能信号决定了计数器是否开始计数。

如果使能信号为高电平，则触发器开始计数；如果为低电平，则保持当前计数值不变。

4.当计数器达到15（或其他最大计数值）时，触发器的输出将被重置为0，并从头开始重新计数。

5.通过多路复用器的选择信号，将当前计数器的输出连接到对应的数码管，显示当前计数值。

这是一个简单的四位计数器的逻辑电路，可以根据特定需求进行扩展和定制。

实际设计中可能会有其他的功能和控制信号，但以上是一个基本的工作原理示例。

可预置数的4位计时器电路图计时器在数字电路中是一个常见的电子元件，它用于计算时间和频率。

本文将介绍一个可预置数的4位计时器电路图设计，可以用于实现许多计时器应用。

本设计使用CMOS技术，具有低功耗和高可靠性等优点。

下面，我们将讨论该电路的各个方面以及如何构建它。

设计要求该电路需要满足以下要求：1.实现可预置数值的计时器功能。

2.4个7段数码管用于显示计数结果。

3.使用 CMOS 技术实现，具有低功耗和高可靠性。

电路原理这个电路是由两个主要部分组成: 一个实现可预置计数的计数器和一个7段显示器。

计数器被控制以完成计数任务，而7段显示器用于显示数码。

可预置计数器可预置计数器使用74LS161集成电路(U1~U4)实现。

这是一个4位计数器，每个计数器有一个时钟输入和Ripple Up/Down控制。

此外，它还有4个可读/可写的并行加载预置输入。

这些输入用于预加载计数器，以便从预定值开始计数。

是可预载入计数器的简单示意图：可预载入计数器每个计数器的载入输入 (Pr) 被连接到 AND 门电路，用于根据 Pr-enable 输入和计数器控制信号的状态来控制数字的预置。

这些控制信号由另外一个74LS161( U5) 生成。

4位计数器的所有输出( Q0~Q3) 都被连接到 BCD数码显示器的输入端。

通过将计数器的二进制值转换成对应的BCD值，就可以控制显示器显示正确的数字。

BCD数码显示器本电路采用常见的共阴极式4位BCD数码管(段选型)，其极性为共阴极，因此控制开关使能数字的输出。

每个数字字形由7个LED数码管组成，数字点由一个小LED指示灯表示。

数码管七段输入端是相应位置的数字选择器输入。

使用7447译U4的输出。

码器驱动数码管。

输入信号由计数器的BCD(Q0Q3)输出提供。

选通信号来自计数器U1BCD数码显示器电路图根据上述电路原理和设计要求，下面是可预置数的4位计时器电路的完整电路图：74LS161可预置计数器：Pr5 = /UD0 & /ISEL2 Pr4 = /UD0 & ISEL2Pr3 = /UD1 & /ISEL2 Pr2 = /UD1 & ISEL2Pr1 = /UD2 & /ISEL2 Pr0 = /UD2 & ISEL2U5和U6的接法如下：CP1 = /ISEL0 & /ISEL1CP2 = /ISEL0 & ISEL1CP3 = ISEL0 & /ISEL1CP4 = ISEL0 & ISEL17486异或门的接法如下：/UD0 = CP0 ^ CP1 /UD1 = CP1 ^ CP2/UD2 = CP2 ^ CP3 /UD3 = CP3 ^ CP4数码管(4个)和7447译码器的接法如下：7447 a b c d e f g--------|--|---|---|----|---|---|---NUM0 |0 |0 |0 |0 |0 |0 |1NUM1 |1 |0 |0 |1 |1 |1 |1NUM2 |0 |0 |1 |0 |0 |1 |0NUM3 |0 |0 |0 |1 |1 |1 |0NUM4 |1 |0 |0 |1 |1 |0 |0NUM5 |0 |1 |0 |1 |1 |0 |0NUM6 |0 |1 |0 |0 |0 |0 |0NUM7 |0 |0 |0 |1 |1 |1 |1NUM8 |0 |0 |0 |0 |0 |0 |0NUM9 |0 |0 |0 |1 |1 |0 |0总结本文介绍了一个可预置数的4位计时器电路图，该电路使用CMOS技术，具有低功耗和高可靠性等优点。

按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器一,异步二进制计数器1,异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.2,异步二进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统一般故障的检查和排除(略)本章小结计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.二,异步十进制加法计数器由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001十个状态;无效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能示意图(2)逻辑功能如下表7.3.1所示.注:5421码十进制计数时,从高位到低位的输出为.2,利用反馈归零法获得N(任意正整数)进制计数器方法如下:(1)写出状态SN的二进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试用CT74LS290构成模小于十的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器一,同步二进制计数器1.同步二进制加法计数器2,同步二进制减法计数器3,集成同步二进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能示意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统一般故障的检查和排除(略)本章小结计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.。

莈`0001 01A1十进制数(12.5)D转化为二进制数是______________，对应的十六进制数是___________。

薆~00011100．1 C.1芁`0002 01A1十进制数(23.75)D转化为二进制数是______________，对应的十六进制数是___________。

螃~000210111.11 17.C螀`0003 01A1 （39）10=( )2 ;（87）10=( )8421BCD羆~0003100111 10000111肂`0004 01A1十进制数35转换成二进制数是____________；十六进制数是____________。

薀~0004100011 23袈`0005 01A1用8421码表示的十进制数65，可以写成_________。

蒅~000501100101螂`0006 01A1十进制数(33)D转化为二进制数是______________，对应的十六进制数是___________。

蚁~0006100001 21羇`0007 01A1（66）10=( )2 ;（68）10=( )8421BCD袄~00071000010 01101000薂`0008 02A1逻辑代数中最基本的三种逻辑运算是_________、_________和__________。

蚃~0008 与、或、非荿`0009 04A1含用触发器的数字电路属于（组合逻辑电路、时序逻辑电路）。

芄~0009 时序逻辑电路芃`0010 02A1AB +A 在四变量卡诺图中有个小格是“1”。

~0010 8`0011 03A1七段码显示器有共阴极和共阳极两种接法，若a-g各段输入0010010时，显示2的字形，则其采用共______极接法。

~0011阳`0012 03A1一个16选1数据选择器，应具有 ____ 个选择输入端（地址输入端） ____ 个数据输入端。

~00124 16`0013 04A1JK触发器的特性方程是_____________________________。