最新3.1 MOS逻辑门电路.ppt

b
电子，形成电流ICN R b
P N I E N I E P
VC C
➢另外，集电结区的少 V B B
数载流子形成漂移电流
e IE
ICBO
两种载流子参与导电——双极性晶体管Bipolar Junction Transistor
2021－09－22
中国科学技术大学 快电子 刘树彬
17
BJT的开关工作状态
《逻辑门电路》PPT课件
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第三章 逻辑门电路
3.1 MOS逻辑门电路 3.2 TTL逻辑门电路 3.3 射极耦合门电路 3.5 逻辑描述中的几个问题 3.6 逻辑门电路使用中的几个实际问题
7
N型半导体
在本征半导体中掺入五价杂质元素，如磷、砷等
硅原子 + 4
多余电子
+4
磷原子
+4
+4
+4
电子空穴对 自由电子
N型半导体
+5 +4
++ + + ++ + +
+3;
2021－09－22
多数载流子——自由电子 少数载流子—— 空穴
中国科学技术大学 快电子 刘树彬
施主离子
8
PN结
2021－09－22
中国科学技术大学 快电子 刘树彬
t1
t
IFVFR LVDV RF L
0.1IR t

逻辑式：Y=A + B
逻辑符号： A 1
B
Y
电压关系表
uA uB uY
0V 0V 0V 0V 3V 2.3V 3V 0V 2.3V 3V 3V 2.3V
真值表
ABY
0
0
0
0
1
1
1
0
1
1
1
1
三、三极管非门
5V
利用二极管的压降为0.7V， 保证输入电压在1V以下时，
电路可靠地截止。
A(V) Y(V) <0.8 5 >2 0.2
II H &
II L &
… …
NOH
I OH (max) I IH
N MIN ( NOH , NOL )
NOL
IOL(max) I IL
六、CMOS漏极开路门（OD）门电路（Open Drain）
1 . 问题的提出
普通门电路
在工程实践中，往往需要将两个门的输出端 能否“线与”？
并联以实现“与”逻辑功能，称为“ 线与 。
输入 0 10% tr tf
tPHL
输出
tPLH
tr：上升时间
tf：下降时间 tw：脉冲宽度 tPHL：导通传输时间
tPLH：截止传输时间
平均传输延迟时间 （Propagation delay)
tpd= tpHL+ tpLH 2
5、功耗： 静态功耗：电路的输出没有状态转换时的功耗。 动态功耗：电路在输出发生状态转换时的功耗。
PMOS
NMOS
3、增强型MOSFET的开关特性
iD管可变子类型恒
VGS1 击开/关的条（件1）N沟道增强开型/M关O的S等FE效T电：路

(２)当A、B、全为高电
平VIH= 3.6V时， VO= VOL =VCES5=0.3V。 即：有0为1；全1为0 真值表为：
真值表 ABF 001 011 101 110
3.逻辑关系：Y= AB
二、TTL与非门的电压传输特性
（1）测试电路
vI
&
vO
+ V －
+ V －
(a)电压传输特性测 试电路
A& B
F
门电路即可实现“与”运算
这种连接方式称为“线与”，可以 节省门电路。
C& D
§3.2 特殊门电路 —— 三态门 TSL
普通逻辑门电路有两个输出：0 和 1
三态门的输出除了 0 和 1 之外，还有一个“高阻态”；其输入端 也多了一个控制端，称为“使能端”。
“高阻态” 相当于将输出端与其他端断开 D1 &
BC段：线性区：0.6V＜vI＜1.3V这时T2管导通处 于放大状态， VC2、 VO随vI的增大而线性降低， 故该段称为线性区。由于T5管的基极电位还低 于0.7V，故T5管仍截止。T3、T4管还是处于导 通状态
CD段：过渡区1.3V＜VI＜1.4V，T5、T2、T3、T4 导通， T2、T5管趋于饱和，T4趋于截止，输出电压 VO随VI增加急剧下降到低电平VO=0.3V。CD段中 点 对 应 的 输 入 电 压 称 阈 值 电 压 VT （ 门 槛 电 压 ） ， VT=1.4V。
VNH
R3
D
E
图2-6 TTL与非门
O 0.5 1 1.5 2 2.5 3 3.5 vI(V) VOFF VON
(b)电压传输特 性
返回
D2
EN
控制 输 入 输出

如N个NMOS 管串联?
与非门
A& B
Y = AB
2. CMOS 与门 Y = AB = AB
+VDD
vO / V
TP
VDD A B
电压传输特性
+
vI
-
iD
vO
TN
C
0
DE F
VTH
vI / V
CA阈DB值、段电E：F压：段：
iD / mA
C D 电流传输特性
管截的止T漏状VNT、极态HTT=电，Np0、流均故.5T达导VPi总DD到通D≈有最，0一大流。个值过为两iD = iD（（maVx)D。D = 3 ~ 18 V）
P 沟道增强型 MOS 管: VGS <0
VGS > VTP VGS < VTP
MOS管导通 MOS管截止
5). MOS管的开关作用
a)N 沟道增强型 MOS 管)：
+VDD 导通
截止
RD
D G
vD
ROON约在1k以
内，与GVGS的
vO
vI
D vO vI
B
v CI RON 大小有关. CI
I
G 栅极S与衬底之间存
VNL =VIL(max)－VOL(max)
VOH VOH min
VIH
VNH
驱动门
VIH min负载门
VIL max
VOL V maxNL
VOL
VIL
3.传输延迟时间
传输延迟时间是表征门电路开关速度 的参数，它说明门电路在输入脉冲波
CMOS电路传输延迟时间
形的作用下，其输出波形相对于输入 波形延迟了多长的时间。

4000系列
速度慢 与TTL不兼容 抗干扰 功耗低
74HC 74HCT
速度加快 与TTL兼容 负载能力强 抗干扰 功耗低
74VHC 74VHCT
速度两倍于74HC 与TTL兼容 负载能力强 抗干扰 功耗低
74LVC 74AUC
低(超低)电压 速度更加快 负载能力强 抗干扰 功耗低
2.TTL 集成电路: 广泛应用于中大规模集成电路
(1) VGS 控制沟道的导电性 vGS=0, vDS0, 等效背靠背连接的两个二极管, iD0。
vGS>0, 建立电场 反型层 vDS>0, iD 0。
沟道建立的最小 vGS 值称为开启电压 VT.
V DS
S
V GS G
D
N
N
P
n-沟 道
B 10
1. N沟道增强型MOS管的结构和工作原理
1. CMOS漏极开路门
1.）CMOS漏极开路门的提出 A
B
输出短接，在一定情况下会产
生低阻通路，大电流有可能导 致器件的损毁，并且无法确定 C
D
输出是高电平还是低电平。
VDD
T P1
TN1
1
与非门 G1
VDD
T P2
0
TN2
与非门 G2
35
（2）漏极开路门的结构与逻辑符号
漏极开路门输出连接
电路
逻辑符号
31
3.3.1 输入保护电路和缓冲电路
采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路 具有相同的输入和输出特性。
VDD
vi
基本逻辑
vo
功能电路
输入保护缓冲电路 基本逻辑功能电路 输出缓冲电路
32

上升。vGS越大，曲线越陡， 相应等效电阻越小。该区
vGS>0
域又称为可调电阻区域。
vDS N沟道增强型MOS管输出特性曲线图
(Ⅲ)截止区
O
饱和区：当vDS≥(vGS-VGS(th)N)以后，漏极附近的沟道被夹断。 iDS不随vDS线性上升，而是达到某一数值，几乎近似不变。
截止区：vGS<VGS(th)N，还没有形成导电沟道，因此iDS=0。 ２．转移特性和跨导 MOS管的转移特性是指在漏源电压v DS 一定时，栅源电压 vGS和漏源电流iDS之间的关系。 当v GS <V GS(th)N 时，i DS =0，只有当
由三个CMOS反相器和 3.1.5 CMOS门电路 一个CMOS传输门组成
3、“异或”门电 路 输入端A和B相同 0 1 当A = B = 0时 TG断开，则C=B=1， F=C=0。 当A = B = 1时， TG接通，C = B = 1， 反相器2的两只MOS 管都截止，输出F=0。 0 1 得：输入端A和B相同， 输出 F=0
PD：门电路功耗
DP值愈小，表明门电路的特性愈接近于理想情况。
6. 扇入数与扇出数
（1）门电路的扇入数决定于它的输入引脚的个 数，如：三输入逻辑门的扇入数Ni=3。 A B C A B C L Ni=3
&
≥
L
Ni=3
（2）扇出数：门电路正常工作下能带同类逻辑 门电路负载的最大个数。
a)拉电流工作情况
3.1 MOS逻辑门电路
CMOS反相器 CMOS门电路 CMOS传输门、三态门
3.1.1 数字集成电路简介
上世纪60年代初美国德克萨斯公司率先将分立元件和连 线制作在同一硅片上，形成集成电路(Integrated Circuit，简 称IC)。并且，由于微电子技术的迅速发展，使集成电路在 大多数领域内迅速取代了分立元件电路。 从总体上说，集成 电路可分为模拟集成电路、数字集成电路以及数模混合集成 电路三大类。 在数字集成电路里，根据制造工艺的不同，可分为双极型 （电子、空穴两种载流参与导电）和单极型（只有电子或空穴 一种载流子参与导电）两大类。 TTL电路是双极型数字集成电路中应用最广泛的一种，它由 于输入端是晶体管（Transistor）输出端也是晶体管而得名，即 Transistor-Transistor Logic简称TTL。双极型数字电路除TTL类 型之外，还有ECL和I2L电路。ECL是一种通过射极电阻耦合的 非饱和型高速逻辑电路，称为发射极耦合电路。I2L电路是一种 单元结构简单、功耗低、适合于制造大规模集成电路的集成注入 逻辑门电路，在大规模器件中应用。

4. 输入保护电路和缓冲电路
采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同 的输入和输出特性。
基本 逻辑 功能 电路
输入保护缓冲 电路
基本逻辑功能 电路
输出缓冲电路
3.1.6 CMOS漏极开路（OD）门和三态输出门电路
1. CMOS漏极开路门
1）CMOS漏极开路门的提出 输出短接，会产生低阻通路，
VDD
TP P 沟 道υ
O
N 沟 TN 道
逻辑 υi υO
真值表 0
1
LA A 1
L
1
0
3．电压传输特性和电流传输特性
电压传输特性：vO f (vI )
VDD
TP P
沟
υI
道 υO
N 沟 TN 道
4．工作速度
由于CMOS非门电路工作时总有一个管子导通，且导通电阻做得较小 ，所以当带电容负载时，给电容充电和放电都比较快。在由于电路具有互 补对称的性质，它的开通时间与关闭时间是相等的。CMOS非门的平均传 输延迟时间约为10ns。
3.1 MOS逻辑门电路 3.2 TTL逻辑门电路 3.3 射极耦合逻辑门电路* 3.4 砷化镓逻辑门电路* 3.5 正负逻辑问题 3.6 逻辑门电路使用中的几个实际问题 3.7 用Verilog HDL描述逻辑门电路
教学基本要求
1. 了解半导体器件的开关特性。 2. 熟练掌握基本逻辑门（与、或、与非、或非、异或
3.1.5 CMOS逻辑门电路
1．CMOS与非门
两个并联的P沟道和两个串联的N沟道增强型MOS管组成。
VDD
TP1
TP2
（1）当A、B中只要一个为低时，就会使与 之相连的NMOS管截止，PMOS管导

i
IF O IR
0.1I R
t
tS
t
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数字电子技术基础
2. 二极管逻辑电路 (1) 二极管与门
二极管与门电平表
+Vcc R
uIA DA
uIB DB
uO
输入
uIA
uIB
低
低
低
高
高
低
高
高
输出
uO 低 低 低 高
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数字电子技术基础
(2) 二极管或门
uIA
DA
DB uIB
+VCC (+5V)
R1 4k
R2 1k
R4 100
T4
A
T1
T2
D
B
T3
F
R3 1k
输入级 中间级 输出级
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数字电子技术基础
2. TTL与非门的功能分析 (1) 输入端至少有一 个为低电平(UIL=0.3V) 接低电平的发射结 正向导通。
则T1的基极电位:
UB1=UBE1+UIL =0.7+0.3 =1V
T4
A
T1
T2
D
B
T3
F
R3 1k
输入级 中间级 输出级
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(1) 输入级
输入级由多发射极 晶体管T1和基极电组R1 组成，它实现了输入变 量A、B的与运算。
+VCC (+5V)
R1 4k
R2 1k
R4 100
T4
A
T1
T2
D
B
T3
F
R3 1k

第3章 逻辑门电路
3.2.1 TTL系列门电路 ◆ TTL（晶体管—晶体管逻辑）门电路只制成单片集成电路。输入级由多发射极晶体管构成， 输出级由推挽电路（功率输出电路）构成。标准TTL与非门如下图所示。
◆ 标准TTL与非门
◆ 电路工作原理
1. 电路组成 2. 逻辑关系 当当3一个个发发射射极极都或接3高个电发平射（极A都、接B、低C电都平 接导通（定U通，+B工A25≈（则、V作0）.有倒B2在V、时置饱，C，工接和晶T作地导体1的状）通 管集态，状T电2）多态必结至发，定处使射其截于T极集止正2晶电，、向体使极T偏4管T电饱置3T饱压和而1一和导 导U通B4，≈0而.7VT，4截U止CE，S2≈输0出.2V端L 为高电平。 UB3≈0.9V，T3截止，UL≈0
带灌电流负载特性:与非门输出uO为低电平 时，带灌电流负载。当输入都为高电平时， 与非门的V2、V5饱和导通，输出uO为低电平 UOL，这时，各个外接负载门的输入低电平电 流都流入（即灌入）V5的集电极，形成了输 出低电平电流。当外接负载门的个数增加时， 流入V5集电极的电流随之增大，输出低电平 稍有上升，只要不超过输出低电平允许的上 限值，与非门的正常逻辑功能就不会被破坏。 设与非门输出低电平时，允许V5最大集电极 电流为ＩOL（max），每个负载门输入低电 平电流为ＩIL时，则输出端外接灌电流负载 门的个数NOL为。NOL＝IOL（max）/IIL
第3章 逻辑门电路
第3章 逻辑门电路
一、学习目的
逻辑门电路是构成数字电路的基本单元。要从内部结构上认识了解逻辑门电路的基本构造和性能 特点，了解逻辑门电路的逻辑关系用分立元件是如何实现的，了解集成门电路的分类和各类集成 逻辑门电路的工作特点及主要参数。