实验五 时序逻辑电路实验报告 计数器

时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。

在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。

实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。

在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。

通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。

实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。

时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。

我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。

实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。

在本实验中，我们将学习如何设计和实现状态机。

通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。

实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。

在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。

通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。

实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。

在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。

通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。

结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。

我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。

时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。

2．掌握常用中规模集成计数器的逻辑功能和使用方法。

二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。

三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。

在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。

2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。

74LSl63是同步置数、同步清零的4位二进制加法计数器。

除清零为同步外，其他功能与74LSl61相同。

二者的外部引脚图也相同，如图5.1所示。

表5.1 74LSl61（74LS163）的功能表3．集成计数器的应用——实现任意M 进制计数器一般情况任意M 进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。

第二类是由集成二进制计数器构成计数器。

第三类是由移位寄存器构成的移位寄存型计数器。

第一类，可利用时序逻辑电路的设计方法步骤进行设计。

第二类，当计数器的模M 较小时用一片集成计数器即可以实现，当M 较大时，可通过多片计数器级联实现。

两种实现方法：反馈置数法和反馈清零法。

第三类,是由移位寄存器构成的移位寄存型计数器。

4．实验电路： 十进制计数器六进制扭环计数器具有方波输出的六分频电路74LS161(74LS163)12345681514131211109V CCGND716R DCP A B C D EP RCOQ AQ BQ CQ DETLD同步置数法同步清零法图5.1 74LS161（74LS163）外部引脚图四、实验内容及步骤1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。

数字电路实验报告姓名：班级：学号：同组人员：实验五：时序逻辑电路的应用● 实验目的 1． 实现0-9十进制数计数（使用74LS90）； 2． 实现六进制数计数（使用74LS90）； 3．实现0 2 4 6 8 1 3 5 7 9 的计数。

● 实验原理 1．要使数字显示译码器显示0-9的计数，必须在输入端接入74LS47译码器的输出，而该译码器需要在输入端引入8421BCD 码；这样以来，需要用74LS90输出8421BCD 码，可通过以下过程实现：时钟信号 CP 1（输入） Q 0（输出） CP 2（输入） Q 3Q 2Q 1Q 0（输出8-4-2-1-码，Q 3为最高位）。

图 12．列出74LS90的输出的8421BCD 码与数字显示译码器译码器显示数字之间的关系：从这张表格我们可以看到：当输出为0110时，输出应该自动清零；同时我们发现，该时刻Q2 Q1同时为1，之前的其它组合并没有这个特点；而且74LS90有两个清零端R01和R02，当同时为1是，便自动清零。

于是我们只需要将Q2 Q1反馈到R01 R02。

电路图如图2：图 2三进制计数器原理与六进制近似，电路图如下：0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 15110 0（6）3．列出74LS90的输入与数字显示译码器译码器显示数字之间的关系如下表，8-4-2-1码和5-4-2-1码观察以上两张表：将右表的Q0列移动至倒数第二列，便得到左表，由此我们可以用74LS90产生5-4-2-1码，然后将输出按照8-4-2-1码接到显示器上。

5-4-2-1（ABCD ）码的产生方法为：时钟信号 CP 2（输入） Q3（输出） CP 1（输入） Q0Q3Q2Q1（输出5-4-2-1码，Q 0为最高位）。

电路图如下图：Q3Q2 Q1 Q0 显示 0 0 0 0 0 0 0 1 0 2 0 1 0 0 4 0 1 1 0 6 1 0 0 0 8 0 0 0 1 1 0 0 1 1 3 0 1 0 1 5 0 1 1 1 7 119Q0Q3 Q2 Q1 显示 0 0 0 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 1 4 1 0 0 0 5 1 0 0 1 6 1 0 1 0 7 1 0 1 1 8 119图3●实验内容：1．按照图一连接实验逻辑电路，然后观察实验结果，与实验要求对比。

实验五计数器的设计——实验报告邱兆丰 15331260一、实验目的和要求1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。

二、实验仪器及器件1、实验箱、万用表、示波器、2、74LS73，74LS00，74LS08，74LS20三、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。

递减计数器-----按二进制代码规律减少。

双向计数器-----可增可减，由控制端来决定。

2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。

①触发器的两个输出负载不能过分悬殊，否则会出现误翻。

② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。

3．时序电路的设计步骤内容见实验预习。

四、实验内容1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。

2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。

3．设计一个仿74LS1944．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行五、实验设计及数据与处理实验一16进制异步计数器设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。

实验二16进制同步计数器设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三仿74LS194设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。

实验五 时序电路测试及研究一、实验目的1.掌握常用时序电路分析、设计及测试方法。

2.训练独立进行试验的技能。

二、实验仪器及器件1.仪器：数字电路学习机，双踪示波器。

2.器件：74LS73 双J-K 触发器 2片 74LS175 四D 触发器 1片 74LS10 三输入端三与非门 1片 74LS00 二输入端四与非门 1片三、实验内容1.同步时序逻辑电路的功能测试 按图5.1构成一个同步时序电路。

测试电路的功能，并将结果画成状态转换图的形式。

Y 图5.1同步时序逻辑电路的分析步骤大致如下：1. 了解电路的组成。

包括确定输入输出信号，组合电路的结构，触发器的类型。

2 . 写出组合电路的输出逻辑表达式，触发器的驱动方程及状态方程。

3. 列出真值表。

包括组合电路的输入状态组合及输出状态，以及触发器的次态。

4. 由真值表作出状态图和状态表。

分析确定电路的逻辑功能和特点。

驱动方程：1J=（/Q 2n ）X ，1K=1，2J=Q 1n X ，2K=/X 组合电路的输出：Y=Q 2n X根据状态方程，得Q 1n+1=（/Q 2n ）X （/Q 1n ），Q 2n+1=Q 1n X （/Q 2n ）+XQ 2n因使用了2个触发器，所以设四个状态为S=Q 2Q 1。

其中S0=00，S1=01，S2=10，S3=11。

输入／输出＝Ｘ／Ｙ。

状态转换图为：比较S2和S3两个状态可以发现，在相同的输入条件下，将转换到相同的状态去，并得到相同的输出。

因此这两个状态我们称之为等价状态。

显然，等价状态是重复的，可以合并为一个状态。

所以新的状态转换图为：１／０ 根据状态转换图可以得出结论如下： 当Ｘ＝０时，Ｙ＝０ 状态为００当Ｘ＝１时，状态按 S0→S1→S2的顺序改变， 并且在S2状态时输出为1。

所以该电路的功能为111时，输出为 1。

其余情况下，输出均为0。

2.同步时序逻辑电路的设计图5.2为某同步时序逻辑电路的状态图。

《数字电子技术B》实验报告班级：姓名学号：实验五时序电路测试（异步计数器）一、实验目的1.掌握异步计数器的工作原理。

2.测试集成电路74LS73的逻辑功能。

二、实验仪器及材料DSG-5G3型数字电路实验箱74LS73 双J-K触发器 2片74LS00 二输入端四与非门 1片三、实验内容（如果有可能，附上仿真图）1. 异步二进制计数器(1)．按图5.1接线。

(2). 由CP端输入单脉冲，测试并记录Q1〜Q4端状态及波形并记入表5.1。

（3）按图5.2接线，构成二进制减法计数器。

（4）由CP端输入单脉冲，测试Q1~Q4端状态并记入表5.2。

2 1 1 1 011 0 1 1 03 1 1 0 1 12 0 1 0 14 1 1 0 0 13 0 1 0 05 1 0 1 1 14 0 0 1 16 1 0 1 0 15 0 0 1 07 1 0 0 1 16 0 0 0 081 0 0 02．异步二—十进制加法计数器(1) 按图5.3接线，构成二-十进制加法计数器。

(2) 由CP 端接下降沿单脉冲，测试Q1~Q4端状态并记入表5.3。

Q A 、Q B 、Qc 、Q D 4个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。

(3) 在CP 端接连续脉冲，观察CP 、Q A 、Q B 、Qc 及Q D 的波形。

(4) 画出CP 、Q A 、Q B 、Qc 及Q D 的波形。

表5.3 异步二－十进制加法计数器1 2 15 6 1 25 6 19 9 13 124 5 691812Q QQ Q 图5.3 &&&四、总结或实验遇到的问题。

一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。

2. 掌握时序逻辑电路的设计方法和测试方法。

3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。

二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。

本实验主要涉及计数器和寄存器两种时序逻辑电路。

计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。

常见的计数器有二进制计数器、十进制计数器和可编程计数器等。

寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。

常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。

三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。

（2）设计一个10进制计数器，实现0-9的循环计数。

2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。

（2）设计一个移位寄存器，实现数据的右移和左移。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试计数器的计数功能。

2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试寄存器的存储和读取功能。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。

（2）10进制计数器能够实现0-9的循环计数。

2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。

（2）移位寄存器能够实现数据的右移和左移。

3. 时序逻辑电路测试（1）计数器的计数功能正常。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

数电实验五：计数器的功能验证1. 实验目的本实验旨在通过验证计数器的功能，加深对计数器原理的理解，让学生能够掌握计数器的使用方法和工作原理。

2. 实验器材•数字逻辑实验箱•计数器芯片•电压源•示波器•逻辑分析仪3. 实验原理计数器是一种常用的数字电路，能够实现计数功能。

常见的计数器有二进制计数器、十进制计数器等。

计数器可以用来进行时序控制、频率分频等应用。

4. 实验步骤4.1 连接电路首先将计数器芯片插入实验箱中的插槽，注意芯片的引脚方向要正确。

接下来按照以下步骤连接电路：1.将电压源的正极与实验箱的正电源线连接，将电压源的负极与实验箱的地线连接。

2.将计数器芯片的Vcc引脚连接到电压源的正极，将GND引脚连接到电压源的负极。

3.将计数器芯片的输入引脚与任意输入信号源连接，可以使用示波器或逻辑分析仪提供输入信号。

4.将计数器芯片的输出引脚与外部观察装置（示波器、数码管等）连接，以观察计数器的输出情况。

4.2 功能验证启动电路后，根据以下步骤验证计数器的功能：1.观察计数器的输出情况，注意是否按照预期进行计数。

2.调节输入信号源的频率，观察计数器的计数速度。

3.尝试改变计数器的工作模式（比如二进制计数、十进制计数等），观察输出结果的变化。

4.使用逻辑分析仪对计数器进行分析，验证计数器的工作原理。

5. 实验结果与分析通过观察实验中计数器的输出情况，我们可以得出以下结论：1.计数器能够按照预期的规律进行计数，对输入信号的边沿敏感。

2.计数器的计数速度与输入信号的频率有关，频率较高时计数速度较快，频率较低时计数速度较慢。

3.改变计数器的工作模式会导致输出结果的变化，不同的工作模式对计数器的计数规律有不同的要求。

6. 实验总结本次实验主要验证了计数器的功能，加深了对计数器的认识。

通过实验，我们学到了以下知识：1.计数器是一种常用的数字电路，能够实现计数功能。

2.计数器的输入信号可以是时钟信号或其他外部触发信号。

一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。

二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。

其基本结构包括触发器、计数器等。

触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。

计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。

三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。

（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。

（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。

2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。

（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。

（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。

四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。

在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。

2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。

在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。

五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。

实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。

、掌握由集成触发器构成的二进制计数电路的工作原理。

2、掌握中规模集成计数器的使用方法。

、掌握中规模集成计数器的使用方法。

3、学习运用上述组件设计简单计数器的技能。

、学习运用上述组件设计简单计数器的技能。

4、验证计数器、寄存器的逻辑功能。

、验证计数器、寄存器的逻辑功能。

5、使用74LS248显示计数器。

显示计数器。

二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。

只要求其中每个触发器可置1，置0。

四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。

果，绘出波形图。

5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

实验五时序逻辑电路应用一、实验目的1．了解用触发器组成计数器电路的方法。

2．掌握集成计数器的工作原理和使用方法。

3．掌握任意进制计数器的分析和设计方法。

二、实验原理1．触发器双稳态触发器具有两个互补的输出端Q，Q—，触发器正常工作时，Q与Q—的逻辑电平总是互补，即一个为“0”时另一个一定是“1”。

当触发器工作在非正常状态时，Q和Q—的输出电平有可能相同，使用时必须注意避免出现这种情况。

JK触发器具有两个激励输入端“J”，“K”，其特性方程为：Q n+1 = JQ—n + K—Q n。

在时钟脉冲CP有效触发时，输出可以实现“同步置位”、“同步复位”、“状态不变”、“状态变反”四种功能。

74LS112是下降沿触发有效的集成JK触发器，片上有两个JK触发器，引脚标号以“1”，“2”区别，如图5-1（a）所示。

D触发器只有一个激励输入端“D”，当触发脉冲有效时，D触发器的输出与激励输入相同。

74LS74是上升沿触发有效的双D集成触发器，片上有两个D触发器，引脚排列如图5-1（b）所示。

集成触发器一般具有直接（direct）置位、复位控制端S-d 、R-d，如图5-1中741LS12和74LS74引脚图所示。

当R-d或S-d有效时（为低电平“0”），触发器立即被复位或者置位。

所以，R-d、S-d又称异步复位、置位端。

直接置位、复位功能可以用来预置触发器的初始状态，但在使用时必须注意两者不允许同时有效，而且时钟触发控制必须无效。

（a）（b）（c）图5-12．集成计数器计数器是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，除了有计数功能外，还具有定时、分频等功能。

计数器按触发器时钟的连接方式区分，有同步和异步；按计数过程中数字的增减来分，又可分为加法计数器和减法计数器。

由于计数器的应用极其广泛，因此集成电路制造商生产了各种功能的通用集成计数器，用户可以通过不同的连接得到任意进制的计数器。

74LS 290是二-五-十进制异步集成计数器，片内有两个独立的计数器，一个是二进制计数器，CP 0为时钟脉冲输入端，Q 0为输出端；另一个是异步五进制加计数器，CP 1为时钟脉冲输入端，Q 3，Q 2，Q 1为输出端。

二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。

采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。

1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。

（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。

所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。

实验五计数器的设计——实验报告一、实验目的本次实验的主要目的是设计并实现一个计数器，通过实际操作深入理解计数器的工作原理和逻辑电路的设计方法，提高对数字电路的分析和设计能力。

二、实验原理计数器是一种能够对输入脉冲进行计数的数字电路。

它可以按照不同的计数方式，如加法计数、减法计数或可逆计数，来记录脉冲的个数。

在本次实验中，我们采用的是基于数字逻辑芯片的设计方法。

通过组合逻辑门（如与门、或门、非门等）和时序逻辑元件（如触发器）来构建计数器的电路。

常见的计数器类型有二进制计数器、十进制计数器等。

二进制计数器每输入一个脉冲，计数值就增加 1，当计数值达到最大值（如 4 位二进制计数器的最大值为 15）时，再输入一个脉冲就会回到 0 重新开始计数。

十进制计数器则是按照十进制的规律进行计数。

三、实验设备与材料1、数字电路实验箱2、 74LS161 计数器芯片3、 74LS00 与非门芯片4、 74LS04 非门芯片5、导线若干四、实验内容与步骤1、设计一个 4 位二进制加法计数器首先，将 74LS161 芯片插入实验箱的插槽中。

按照芯片的引脚功能，将时钟脉冲输入端（CLK）连接到实验箱的脉冲源，将清零端（CLR）和置数端（LD）连接到高电平，使计数器处于正常计数状态。

将计数器的输出端（Q3、Q2、Q1、Q0）连接到实验箱的指示灯，以便观察计数结果。

打开脉冲源，观察指示灯的变化，验证计数器是否正常进行加法计数。

2、设计一个 4 位十进制加法计数器在上述 4 位二进制加法计数器的基础上，通过使用与非门和非门等芯片对输出进行译码，将二进制计数值转换为十进制。

具体来说，当二进制计数值达到 1001（即十进制的 9）时，产生一个进位信号，将计数器清零，从而实现十进制计数。

3、设计一个可逆计数器（可加可减）为了实现可逆计数，需要增加一个控制端（U/D）来决定计数器是进行加法计数还是减法计数。

当 U/D 为高电平时，计数器进行加法计数；当 U/D 为低电平时，计数器进行减法计数。

肇庆学院电子信息与机电工程学院数字电路课实验报告12电气(1) 班姓名王园园学号201124101167 实验日期2014年5 月26 日实验合作者：李俊杰老师评定实验题目：时序逻辑电路——计数器实验一、实验目的（一）掌握由集成触发器构成计数器的方法。

（二）熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。

（三）学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。

（四）学习计数器清零端和置数端的功能、同步和异步的概念。

二、实验仪器：DZX-1型电子学综合实验装置UT52万用表芯片74LS00 74LS161 74LS192三、实验内容图5-1 74LS161构成N进制计数器目标电路图图5-2 74LS161引脚排列图用十六进制同步加法计数器74LS161构成N进制计数器的设计（异步清零，同步置数）1．按图5-1接好。

从CP端输入时钟脉冲。

2．将M端接高电平，并把计数结果记录下来。

如下表5-23．将M端接低电平，并把计数结果记录下来。

4．如果将清零端和置数端接线交换，重复2、3步骤，计数器的N分别等于多少？答：2，3步骤N都为16接线交换后，LD=1输入无效。

加法计数器计数溢出后CO=1 => CR=0触发异步清零，然后CO=0 => CR=1，计数器重新从零开始加法计数，所以N=15（二）．用74LS192构成7进制减法计数器。

74LS192，十进制同步加减计数器（双时钟），其清零功能为异步；置数功能也为异步；其余功能参见管脚排列图。

图5-3 74LS192引脚排列图图5-4 74LS192构成7进制减法计数器按照图5-4接线，记录下实验结果四、实验分析与结论：1.由实验第（一）4可以看出，74ls161是异步清零，同步置数的。

实验五、时序逻辑电路仿真实验
实验目的：
1、掌握常用触发器的逻辑功能和时序特性。

2、掌握利用Multisim仿真软件进行时序逻辑电路仿真分析的一般方法。

3、掌握计数器的工作原理，掌握中规模集成计数器的逻辑功能及应用。

4、掌握计数器的级联方法，并会用中规模集成计数器设计任意进制的计数器。

实验内容：
一、JK触发器逻辑功能仿真实验
1、异步置位(PR)和异步复位(CLR)功能测试
2.5 V
JK触发器测试
2、
2.5 V
二、D触发器逻辑功能仿真实验（选作）
在仿真工作区搭建下图仿真电路, 根据输出端的状态和逻辑分析仪输出的触发器工作波形，分析D触发器逻辑功能。

CP
Q
Q'
三、集成计数器应用设计仿真实验 1、
采用集成同步十进制计数器74LS160，与非门74LS00D ，一个带译码的显示数码管DCD_HEX,分别用反馈清零法和置数法设计设计模为7的计数器，并且接上逻辑分析仪，便于观察时序逻辑。

比较两种电路计数的异同。

2、
采用两片集成同步十进制计数器74LS160级联设计一个24进制的加法计数器。

要求使用串行进位的方式和并行进位的方式两种方法分别设计，输出用带译码的显示数码管DCD_HEX 显示。

3、用二进制同步计数器74LS161两个，逻辑门若干，要求将1KHZ的信号分
别10分频、100分频，并用逻辑分析仪显示原始信号和各分频信号。

（计数器应用扩展训练，选作）
10分频的电路图及其信号图：
100分频的电路图。

时序逻辑电路实验报告时序逻辑实验报告（时序逻辑实验报告1）。

实验目的1。

掌握同步计数器的设计方法和测试方法。

2掌握常用积分计数器的逻辑功能和使用方法。

第二，lshd数字信号盒。

该计数器不仅可用于计数，还可用于分频、定时和数字运算。

在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。

2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。

其功能表如下表所示。

74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。

其他函数与74lsl61相同，区别在于删除是同步的。

此图显示两个管脚的外部示意图。

表74lsl61功能表3。

应用集成计数器实现了正常情况下的任意一种计数器。

任何玛丽计数器的结构都可以分为三种类型。

第一种类型是由触发器组成的简单计数器。

第二种类型由一个集成的二进制计数器组成。

第三种类型是移位寄存器，它由移位寄存器组成。

在第一类中，您可以使用顺序逻辑电路进行设计。

在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。

当m较大时，可以通过级联多个计数器来实现。

实现方法有两种：反馈设置法和反馈清除法。

第三种类型是移位寄存器计数器，它由移位寄存器组成。

4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。

实验内容及步骤?1。

综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。

然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。

根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。

然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。

注意观察电路是否能自动启动，否则不能将电路设置为有效状态。