计算机组成原理第三章存储器与存储系统资料

计算机组成原理第一章计算机系统概论（清楚一个概念）计算机的性能指标：吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。

响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。

利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。

处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。

总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。

存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。

存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。

主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率叫CPU的主频。

度量单位MHZ（兆赫兹）、GHZ（吉赫兹）主频的倒数称为CPU时钟周期（T),T=1/f，度量单位us，nsCPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：CPU执行时间=CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。

公式：CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：MIPS=指令数/（程序执行时间x10^6）第二章运算方法和运算器原码定义：（1）整数（范围（-（2^n-1）~ 2^n-1)（2）小数(范围-（2^-n-1 ~ 1-2^-n)反码定义：（3）整数（范围（-（2^n-1）~ 2^n-1)（4）小数(范围-（2^-n-1 ~ 1-2^-n)补码定义：（5）整数（范围（-（2^n ）~ 2^n-1)（6）小数(范围（-1 ~ 1-2^-n)移码表示法（用于大小比较与对阶操作）IEEE754标准格式：符号位（1位）+ 阶码（移码）+ 尾数正溢：两个正数相加，结果大于机器字长所能表示的最大正数负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法不带符号阵列乘法器：同行间并行不同行间串行浮点加减运算操作过程大体分四步：1、0操作数检查2、比较阶码大小完成对阶3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比：C k=T L/T K =nk/k+（n-1）第三章存储系统程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象。

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图3-8 P沟道EPROM结构示意图
管子用于存储矩阵时，一个基本存储元电路如图3-8(b)所示，这种电路所组成的存储矩阵”。

当写入“0”时，在D和S极之间加上25V高压，另外加上编程脉冲
所选中的单元在这个电压作用下，D，S之间被瞬时击穿，于是有电了通过绝缘层注入到硅栅。

因为硅谷栅被绝缘层包围，故注入的电子无处泄漏，硅谷栅变负，于是就形成了导电沟道。

0”。

图3-9 2716 型EPROM 结构方框图
出于存储器材片容量为2K×8位，故用11条地址线，7条用于行译码，4条用于列译码。

EPROM还可以工作在功耗下降方式。

此时功耗525mW下降到
对机器工作十分有利。

这可以在PD/PGM输入端输入一个TTL的高电平信号来实现，此时
工作在高阻状态。

在正常工作情况下，CS端与PD/PGM端是连在一起的，因此，没有选取中的片子就工作。

第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

计算机组成原理知识点总结一、存储系统(一)存储器的基本概念1.分类a)作用（层次）：CACHE 主存辅存b)存储介质：磁半导体光c)存取方式●随机存取：RAM ROM●串行访问●顺序存取：磁带●直接存取：磁盘d)信息可保存性－－易失性破坏性读出非2.性能指标a)存储容量字b)单位成本每位成本c)存储速度（数据传输率主存带宽）3.层次化结构a)Cache－主存层次：硬件实现，解决速度不匹配问题b)主存－辅存层次：硬件+操作系统实现，解决容量问题，逐渐形成虚拟存储系统(二)半导体存储器1.存储器芯片的基本结构a)译码驱动电路(译码器：扩充容量)b)存储矩阵c)读写电路d)地址线，数据线，片选线，读写控制线2.半导体存储器RAM（易失性存储器）a)SRAM：触发器存储信息，速度快成本高集成度低，用于高速缓存b)DRAM：电容存储信息，需要刷新，速度慢成本低，集成度高，用于主存SDRAMc)DRAM的刷新：集中刷新，分散刷新，●异步刷新●不需要CPU控制●行为单位，仅需要行地址●存储器中所有芯片同时刷新d)RAM的读写周期3.ROM（非易失性存储器）a)特点：结构简单，位密度比RAM高，非易失性，可靠性高b)类型：MROM，PROM，EPPROM，FLASH MEMORY，SSD(三)存储器与CPU的协同工作（提高存储系统的工作速度）1.主存与CPU的连接a)字扩展b)位扩展●线选法●译码片选法●译码器的使用●分析地址空间c)字位同时扩展●选择存储器芯片●与CPU进行连接2.双口RAM和多模块存储器a)多模块存储器●单体多字●多体并行●低位交叉编址●高位交叉编址b)双端口RAM3.高速缓冲存储器a)CACHE局部性原理和性能分析●局部性原理●空间局部性●时间局部性●性能分析●命中率和失效率●CACHE----主存体系的平均访问时间b)CACHE工作原理●地址映射方式●全相联●直接相联●组相联●替换算法●RAND随机●FIFO先入先出●LRU最近最少使用●LFU最不经常使用●写策略●命中●全写法●写回法●不命中●写分配法●非写分配法4.虚拟存储器（主存和辅存共同构成）（增加存储系统的容量）a)基本概念：虚地址（逻辑地址）映射到实地址（物理地址）b)解决问题：进程并发问题和内存不够用问题c)类型●页式●段式●段页式d)虚实地址转换（提高速度）●快表TLB●慢表Page二、指令系统(一)指令格式1.操作码和地址码组成一条指令2.操作码a)定长操作码和扩展操作码b)操作码类型(二)指令寻址方式1.指令寻址（通过PC）a)顺序寻址b)跳跃寻址2.数据寻址a)隐含寻址b)立即寻址：给寄存器赋初值c)直接寻址d)间接寻址：扩大寻址范围，便于编制程序e)寄存器寻址：指令执行速度更快f)寄存器间接寻址g)偏移寻址（各寄存器内容+形式地址）：基址寻址，变址寻址（处理数组，编制循环程序），相对寻址h)堆栈寻址(三)CISC和RISC1.CISC复杂指令系统计算机（用微程序控制器）a)更多更复杂，一般为微程序控制，用于计算机系统2.RISC精简指令系统计算机（用硬布线控制器）a)指令数目少，字长固定，寻址方式少，寄存器数量多，一般为组合逻辑控制，用于手机三、中央处理器(一)CPU的功能和基本结构1.CPU的功能：指令控制，操作控制，时间控制，数据加工，中断处理2.运算器a)功能：对数据进行加工b)基本结构：●算术逻辑单元ALU●暂存寄存器●通用寄存器组●累加寄存器ACC●程序状态字寄存器PSW●移位器，计数器3.控制器a)功能：取指令，分析指令，执行指令b)控制器的基本结构●程序计数器PC●指令寄存器IR●指令译码器，时序系统，微操作信号发生器●存储器地址寄存器MAR●存储器数据寄存器MDR4.数据通路的基本结构a)专用通路b)内部总线(二)指令执行过程1.指令周期a)构成：机器周期、CPU周期——CPU时钟周期、节拍b)类型：取指周期，间址周期，执行周期，中短周期c)标志触发器FE,IND,EX,INT：区别工作周期2.数据流a)取指周期：根据PC取出指令代码存放在IRb)间址周期：根据IR中指令地址码取出操作数的有效地址c)执行周期：根据指令字的操作码和操作数进行相应操作d)中断周期：保存断点，送中断向量，处理中断请求3.执行方案a)单指令周期：串行，指令相同执行时间b)多指令周期：串行，指令不同执行时间c)流水线方案：隔一段时间启动一条指令，多条指令处于不同阶段，同事并行处理(三)数据通路的功能和基本结构（连接路径）1.CPU内部总线a)单总线b)多总线2.专用数据通路：多路选择器和三态门3.了解各阶段微操作序列和控制信号(四)控制器的功能和工作原理1.控制器的结构和功能a)计算机硬件系统连接关系b)控制器的功能：取指令，分析指令，执行指令c)控制器的输入和输出2.硬布线控制器a)硬布线控制单元图：组合逻辑电路+触发器b)设计步骤（了解）●分析每个阶段的微操作序列●选择CPU的控制方式●安排微操作序列●电路设计3.微程序控制器a)基本结构●微地址形成部件●微地址寄存器CMAR●控制存储器CM●微指令寄存器CMDRb)微指令的格式●水平型：并行操作●字段直接编码方式●直接编码方式●字段间接编码方式●垂直型：类似机器指令c)微指令的地址形成方式●下地址字段指出：断定方式●根据机器指令的操作码形成d)基本概念●微命令和微操作●微指令和微周期●主存储器和控制存储器●程序和微程序●寄存器：MAR和CMAR，IR和CMDRe)硬布线和微程序的比较（微操作控制信号的实现形式）(五)指令流水线1.指令流水线的概念a)指令执行过程划分为不同阶段，占用不同的资源，就能使多条指令同时执行b)表示方法●指令流程图：分析影响流水线的因素●时空图：分析性能2.性能指标a)吞吐率TPb)加速比Sc)效率E3.影响流水线的因素a)结构相关（资源冲突）b)数据相关（数据冲突）c)控制相关（控制冲突）4.流水线的分类a)按使用级别：部件功能级，处理机级，处理机间b)按完成功能：单功能，多功能c)按连接方式：动态，静态d)按有无反馈信号：线性，非线性5.多发技术a)超标量流水线技术b)超流水线技术c)超长指令字技术四、总线(一)总线概念和分类1.定义：一组能为多个部件分时共享的公共信息传送线路2.分类a)按数据传输格式●串行，并行b)按功能●片内总线●系统总线●数据总线，地址总线，控制总线●通信总线c)按时序控制方式●同步，异步3.总线结构a)单总线结构——系统总线b)双总线结构（通道）●主存总线●IO总线c)三总线结构●主存总线●IO总线●DMA总线(二)总线的性能指标1.总线传输周期（总线周期）2.总线带宽3.总线宽度（位宽）4.总线复用：一种信号线传输不同信息(三)总线仲裁1.集中仲裁方式a)链式查询方式b)计数器定时查询方式c)独立请求方式2.分布仲裁方式(四)总线操作和定时1.总线传输的四个阶段a)申请分配阶段●传输请求●总线仲裁b)寻址阶段c)传输阶段d)结束阶段2.定时a)同步定时方式（同步通信）b)异步定时方式（异步通信）●不互锁●半互锁●全互锁c)半同步通信d)分离式通信(五)总线标准五、IO系统(一)IO系统基本概念1.演变过程a)早期：分散连接，CUP与IO串行，程序查询方式b)接口模块和DMA阶段：总线连接，cpu与io并行，中断方式及DMA方式c)具有IO通信结构的阶段d)具有IO处理机的阶段2.IO系统的基本组成a)IO软件——IO指令和通道指令b)IO硬件——外设，设备控制器和接口，IO总线等3.IO方式简介a)程序查询方式：IO与CPU串行，CPU有“踏步等待”现象（由程序控制）b)程序中断方式：IO准备数据时CPU继续工作，在指令执行结束时响应中断（由程序控制）c)DMA方式：主存与IO交换信息时由DMA控制器控制，在存取周期结束时响应DMA请求（由硬件控制）d)通道方式：通过IO指令启动通道，通道程序放在主存中（由硬件控制）(二)外部设备1.输入设备——键盘，鼠标2.输出设备a)显示器●分类●阴极射线管（CRT）●液晶（LCD）●发光二极管（LED）●参数●屏幕大小，分辨率，灰度级，刷新频率●显示存储器（VRAM）●容量=分辨率*灰度级位数●带宽=容量*帧频●打印机3.外存储器a)磁盘存储器●组成●存储区域：磁头，柱面，扇区●硬盘存储器：磁盘驱动器，磁盘控制器，盘片●工作过程：寻址，读盘，写盘对应的控制字，串行读写●性能指标●容量●记录密度●平均存取时间●数据传输率b)磁盘阵列RAID——利用磁盘廉价的特点提高存储性能，可靠性和安全性c)光盘存储器d)固态硬盘SSD——采用FLASH Memory记录数据(三)IO接口1.主要功能a)设备选址功能：地址译码和设备选择b)传送命令c)传送数据：实现数据缓冲和格式转换d)反应IO设备的工作状态2.基本结构a)设备选择电路，命令寄存器和命令译码器，数据缓冲寄存器DBR，设备状态标记，控制逻辑电路b)内部接口和外部接口3.编址a)统一编址——与存储器共用地址，用访存命令访问IO设备b)独立编址：单独使用一套地址，有专门的IO指令4.分类a)数据传送方式：并行接口，串行接口b)主机访问IO设备的控制方式●程序查询接口●中断接口●DMA接口c)功能选择的灵活性●可编程接口●不可编程接口(四)IO方式1.程序查询方式：CPU与IO串行工作，鼠标，键盘2.程序中断方式a)中断系统●中断的基本概念●工作流程●中断请求●分类●中断请求标记触发器INTR●中断响应●中断响应的条件●中断判优●软件：查询程序●硬件：排队器●优先级的设置●中断处理●中断隐指令●关中断●保存断点PC●引出中断服务程序●中断服务程序●单重中断与多重中断●中断服务程序的具体步骤●中断屏蔽技术●屏蔽字●程序执行轨迹b)程序中断方式●工作流程●CPU占用情况●中断响应（隐指令）●中断服务程序3.DMA方式a)DMA控制器●组成●主存地址计数器：存放要交换数据的主存地址●传送长度计数器：记录传送数据的长度●数据缓冲寄存器：暂存每次传送的数据●DMA请求触发器：设备准备好数据后将其置位●控制/状态逻辑：由控制和时序电路及状态标志组成●中断机构：数据传送完毕后触发中断机构，提出中断请求●主要功能●传送前：接受外设的DMA请求，向CPU发出总线请求，接管总线控制权●传送时：管理总线，控制数据传送，确定主存单元地址及长度，能自动修改对应参数●传送后: 向CPU报告DMA操作的结束b)传送过程●预处理：CPU完成寄存器初值设置等准备工作●数据传送：CPU继续执行主程序，DMA控制器完成数据传送●后处理：CPU执行中断服务程序做DMA结束处理。