电子科技大学2012年数电半期考试题参考解答

电子科技大学二零壹壹年至二零一贰学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟） 考试日期 2012年4月22日I. To fill the answers in the “( )” (2’ X 20=40) 1. [42.25 ]10 = ( 2A.4 )16 = ( 52.2 )8 .2. The binary two ’s complement is （1011）, then its corresponding 8-bit two ’s complement is ( 11111011 ), and 8-bit one ’s complement is ( 11111010 ), and 8-bit signed-magnitude is ( 10000101 ).3. The 8421-BCD code is （10011000）8421-BCD ，then its corresponding decimal number is ( 98 ).4. The binary number code is （10101011）2, then its corresponding Gray code is ( 11111110 ).5. If F = ∏ABC (1,3,5)，then its dual expression is =D F ∑ABC ( 2,4,6 ), and the complement expression of the function F is F ’=∑ABC ( 1,3,5)。

6. The range of 8-bit two ’s complement is (-128 ~ 127), and the range of 8-bit unsigned binary number is (0 ~ 255).7. If there are 2012 different states, we need at least ( 11 ) bits binary code to represent them.8. For the two ’s complement addition and subtraction operation, if [ A ] two’s -complement =11011011, and [ B] two’s -complement =10011111 , calculate [-A-B ] two’s -complement , [A-B ] two’s -complement , and indicate whether or not overflow occurs.[-A-B ] two’s -complement = [ 10000110 ], overflow: [ yes ] [A-B ] two’s -complement = [ 00111100 ], overflow: [ no ]9. The maximum LOW-state output current I OLmax for an HC-series CMOS gate driving CMOS inputs is 0.02mA, the maximum HIGH-state output current I OHmax is -0.02mA, and the maximum input current I Imax for an HC-series CMOS input in any states is A μ1±, the DC fanout at HIGH-state is ( 20 ).10. The unused CMOS NAND gate inputs should be tied to logic ( 1 ).11. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138. The logicfunction can be expressed as F (A,B,C) =∏A,B,C ( 2, 3,4,5,7 ).Fig.112. The CMOS circuit is shown in Fig.2. Write the function of the circuit. ( F=(AB+C+D)’ )Fig.2II. There is only one correct answer in the following questions.(3’ X 10=30)1. What is the correct 2’s -complement representation of the decimal number -325?（ A ） A) 1010111011 B) 1101000101 C) 1011010011 D) 10101001102. A 20-to-1 multiplexer need ( B ) selection control inputs at least.A) 4B) 5C) 6D) 203. In the 8-radix number system, the result of operation 721/20 is: ( B )A) 36.05B) 35.04C) 35.05D) 36.044. What is the duality logic function of the logic function: F = ∑ABC (0,3,5,7)（ C ）A),,(1,2,4,6)A B C ∑ B),,(0,2,4,7)A B C ∑ C),,(0,2,4,7)A B C ∏D),,(1,2,4,6)A B C ∏5. The inputs waveform A,B,C and output waveform F of a combinational circuit are shown as Fig.3. The canonical product-of-sums expression of this circuit is （ D ）A)(),,2,3,5,7A B C∑B)(),,0,2,4,6A B C∑C) ,,(1,2,4,7)A B C ∏ D),,(0,3,5,6)A B C ∏Fig.36. For each of the following logic expressions, ( B ) is the hazard-free circuit.A) F=A’·B + A·C + B’·C B ) F=A’·B + A·C + B·C C) F=(A+B)·(B’+C)·(C+D) D) F=(A+B’)·(B+C)·(C’+D) 7. For the logic function )''()''(),,,(C B D C AB D C B A F '++=， the corresponding minimal sum is （ A ）.A) A’+B+C’D’ B ) (A’+B+C’)(A’+B+D’) C) A’+B+B’C’D’ D ) A’+B+AC’D’8. The INVERTER and AND-OR-INVERTER circuits are shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( C )A) The delay between input and output of (a) circuit is much less than (b) circuit. B) The delay between input and output of (a) circuit is much greater than (b) circuit. C) The delay between input and output of (a) circuit is about same as (b) circuit. D) The delay relationship between circuit (a) and (b) is uncertainty.Fig.4 (a)Fig.4 (b)9. The circuit shown in Fig.5 realize a logic functin F about input variable W, X, Y . Then, the Fis:( A )A) F=,,,(0,1,3,7,9,13,14)w x y z ∑B) F=,,,(0,2,5,7,9,13,14)w x y z ∑C) F=,,,(0,1,3,7,8,12,15)w x y z ∑D) F=,,,(1,2,5,7,9,12,15)w x y z ∑Fig.510. Which of the following statements are NOT correct about logic function? ( D ) A) There are multi-expressions of a logic function ’s minimal sum. B) The canonical sum of a circuit is a sum of minterms.C) Any logic function can be expressed using a sum of minterms or a product of maxterms. D) A sum of prime implicants must be the logic function ’s minimal sum. III. Combinational Circuit Analysis And Design: [30’]1.Write the truth table and the logic function performed by the CMOS circuit in Figure 6. (7’)Fig.6Solution ：Z=S ’A+SB评分标准：真值表正确 4 分， 错一个扣0.5分；表达式正确 3分。

电子科技大学2012-2013学年第 一 学期期 中 测试 A 卷课程名称： 模拟电路基础 测试形式： 开卷 测试日期：20 12年 11月 10日 测试时长：_120分钟 本试卷试题由_四_部分构成，共_4_页。

题号 一 二 三 四 五 六 七 合计 得分一、填空题（每空2分，共20分）1、半导体器件特性易受外界环境温度影响,其中 少子 载流子是影响其温度稳定性的主要因素。

半导体元器件的最高工作频率受限是由于PN 结存在 电容效应 。

2、晶体管工作在放大区的条件是 BE on u U >（发射结正偏）并且 CB CE BE 0u u u ≥≥，即（集电结反偏）。

3、某晶体管的极限参数CM CM (BR)CEO P = 240 mW I = 120 mA U = 28 V ，，，若它的工作电压CEQ U 为10 V ，则工作电流不得超过 24 mA ；若工作电流C I = 1 mA ，则工作电压不得超过 28 V 。

4、放大电路的带负载能力是指 输出电压不受负载阻值变化影响的能力 ，一般来说，输出电阻 越小，带负载能力越强。

5、有一只P 沟道的FET 和一只PNP 的BJT 管，则由它们正确复合的管子类型应该是 P-FET 。

6、某两级放大电路的空载电压增益分别为122040u u A dB A dB ==，,输入输出电阻分别为1o125030010050i i R R R R ΩΩΩΩ====o2，，，,则该电路将输得分分入信号电压放大了 250 倍。

二、 简答题（每题6分，共24分）1、试说明晶体管和场效应管放大电路的几种常用基本连接方法，分析比较其各自动态参数()u i o A R R 、、的状况。

答: 接法 共射 共集 共基 共源 共漏 Au 大 小于1 大 大 小于1 Ri 中 大 小 极大 极大 Ro 大 小 大 大 小 2、讨论互补输出级消除放大电路失真的工作原理，并举例说明。

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分一 二 三 四 五 六 七 八 九 十 合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

电子科技大学二零零五至二零零六学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2006年4月22日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分一、填空题（每空1分，共15分）1、( 323 )10 =( 101000011 ) 22、(0. 4375 )10 =( 0.0111 ) 23、(1101．0011) 2 = ( 13.1875 )104、（FD ．A ）16 = ( 11110000.1010 ) 2= ( 360.50 )85、( 4531 )10 = ( 0100 0101 0011 0001 ) 8421BCD 。

6、写出与下列十进制数对应的8-bit 原码(signed-magnitude)，补码(two ’s-complement)和反码 (one ’s-complement)表达：7、已知二进制数 A = 10110100，对应的格雷码（GRAY CODE ）表达为（ 1110 1110 ） 8、与非逻辑门电路的未用输入端应接在（ 高电平或某一个输入信号端 ）上。

9、已知二进制数 A 的补码为：[A]补= 10110100，求 [-A]补=( 01001100 )二、填空题（每空3分，共30分）1、已知一个函数的积之和（与或式, The sum of productions ）列表表达式为 F =∑ABC （1，4，5，6，7），问与其对应的最简积之和表达式为：F =（ A + B ’C ）。

2、对于按照逻辑式 F AC BC '=+ 实现的电路，存在静态（ 1 ）型冒险。

3、四变量逻辑函数F = ∑ABCD (2,4,5,7,9,14)的反函数 F ’=∏ABCD ( 2,4,5,7,9,14 )。

4、已知带符号的二进制数 X1 = +1110 ，X2 = -1011，求以下的表达，并要求字长为8位。

电子科技大学二零零九至二零一零学年第 二 学期期 末 考试数字逻辑设计及应用 课程考试题 A 卷（120分钟）考试形式：闭卷 考试日期2010年7月12日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末 60 分一 二 三 四 五 六 七 八 九 十 合计复核人签名 得分签名一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ 10010010 ]2,[X]one's-complement =[ 10010001 ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 000111010010 ]2421B. [1625]10=[0100100101011000 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least得 分8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F, assume 1 is passed, 0 is rejected.（5’）A B C F0 0 0 0 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 111三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)DC BA 00 01 11 10 00 1 1 01 1 1 11 1 1 101 1------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分WX YZ00 01 11 10 00 1 1 01 1 1 11 1 1 101 1WX YZ00 01 11 10 00 1 1 01 1 1 11 1 1 101 1WX YZ00 01 11 10 00 1 1 01 1 1 11 1 1 1011Function table for a 1/2 74x139Inputs Outputs G_L B A Y3_L Y2_L Y1_L Y0_L 1 X X 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output tableSXZ 0 1S0 S0 S1 0S1 S2 S1 0S2 S0 S3 0S3 S0 S1 1S*八、Please write out the state/output table and the transition/output table and the 得分excitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分） （3分） （3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

………密………封………线………以………内………答………题………无………效……电子科技大学2012-2013学年第2 学期期末考试卷课程名称：数字系统EDA 技术考试形式：一页纸开卷考试日期：2013年 5 月29 日考试时长：120 分钟课程成绩构成：平时10 %，期中%，实验30 %，期末60 %本试卷试题由五部分构成，共8 页。

一、单项选择题（共20分，共10题，每题2分））。

A. FPGAB. PLAC. PALD. PLD2．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（）。

A. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试B. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；C. 原理图/HDL文本输入→功能仿真→综合→编程下载→适配→硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试3．1987标准的VHDL语言对大小写是（）。

A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感4．下列关于信号的说法不正确的是（）。

A. 信号相当于器件内部的一个数据暂存节点。

B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。

D. 信号在整个结构体内的任何地方都能适用。

………密………封………线………以………内………答………题………无………效……5．下列关于变量的说法正确的是（）。

A. 变量是一个局部量，它只能在进程和子程序中使用。

B. 变量的赋值不是立即发生的。

C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。

D. 变量赋值的一般表达式为：目标变量名<= 表达式。

6．在VHDL语言中，下列对时钟边沿检测描述中，错误的是（）。

A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then7．在一个VHDL设计中，idata是一个信号，数据类型为integer，数据范围0 to 127，下面赋值语句正确的是（）。

一、填空题（每空1分，16空，共16分）1．在P 型半导体中，多数载流子是（ ），而少数载流子是（ ）。

2．为了保证三极管工作在放大区，应使发射结（ ）偏置，集电结（ ）偏置。

3．在放大器中，为稳定输出电压，应采用（ ）负反馈，为稳定输出电流， 应采用（ ）负反馈。

4．根据以下三极管各管脚的电位，判断其工作状态，将答案填入空格中。

（ ） （ ） （ ）5．在BJT 放大电路的三种组态中，（ ）组态输入电阻最大，输出电阻最小。

（ ）组态即有电压放大作用，又有电流放大作用。

6．负反馈放大电路增益的一般表达式F AA A f+=1,当11>+F A时，这种反馈称 为（ ）；当11<+F A 时，这种反馈称为（ ）。

电子科技大学中山学院考试试卷课程名称: 模拟电路基础 试卷类型： A 卷、 2012 —2013 学年第 1 学期 期末 考试 考试方式： 闭卷、 拟题人：闫林 日期： 2012-12-19 审 题 人：学 院： 电信学院 班 级：学 号： 姓 名： 提示：考试作弊将取消该课程在校期间的所有补考资格，作结业处理，不能正常毕业和授位，请诚信应考。

7．集成运放两个输入端的电流通常接近0，即0≈=-+i i ，将这种现象称为（ ）。

8.电路如图所示，T 1和T 2管的饱和管压降│U C ES │＝3V ，V C C ＝15V ， R L ＝8Ω。

（1）电路中D 1和D 2管的作用是消除（ ）。

（2）最大输出功率P OM （ ）。

二、判断题：（每题2分，共16分）1、 P 型半导体中的多数载流子为自由电子。

（ ）2、 共c 极放大电路具有高输入阻抗、低输出阻抗, 电压增益近似为1。

（ ）3、 估算静态工作点时，应根据交流通路来确定。

（ ）4、 放大电路中，测得某个三极管的三个电极电位分别为U 1=12V 、U 2=6.7V 、U 3=6V ，则该管为NPN 管。

（ ） 5、在差分放大电路中发射极接入长尾电阻后，它的差模放大倍数d A 变小 （ ） 6、静态工作点Q 点设置应该 合适、稳定，设置过高将会产生截止失真。

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是 （ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （ 与门 ）B. （ 或门 ）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

………密………封………线………以………内………答………题………无………效……电子科技大学2011-2012学年第 1 学期期末考试卷课程名称：高级语言程序设计考试形式：闭卷考试日期：2012年1月9 日考试时长：120 分钟课程成绩构成：平时20 %，期中%，实验20 %，期末60 %本试卷试题由__3__部分构成，共__8__页。

一、选择题，选择唯一正确的答案填在下划线上（共40分，共40题，每题1分）1、C语言中，用户能使用的合法标识符是 C 。

A) a,b B) -xyz C) fa2 D) 5ivoid define sort_a x.ia123 s(x) string malloc2、若int a, b, c; 则表达式(a=2, b=5, b++, a+b)的值是 B 。

A) 7 B) 8 C) 6 D) 23、若定义a[][2]={1,2,3,4,5,6,7}; 则a数组中行的大小是 C 。

A) 2 B) 3 C) 4 D) 无确定值4、在循环语句的循环体中，continue语句的作用是 C 。

A) 立即终止整个循环B) 继续执行continue语句之后的循环体各句C) 结束本次循环D) 结束本次循环并跳出循环5、C语言规定，函数返回值的类型由 D 所决定。

A) return语句中的表达式类型B) 调用该函数时的主调函数类型C) 调用该函数时的形参类型D) 在定义该函数时所指定的函数返回类型6、C语言程序是由 C 组成的。

A) 子程序B) 过程C) 函数D) 主程序和子程序………密………封………线………以………内………答………题………无………效……7、判断char型变量c1是否小写字母的正确表达式为 B 。

A) 'a'<=c1<='z' B) (c1>='a')&&(c1<='z')C) (c1>=a)&&(c1<=z) D) ('a'<=c1)||('z'>=c1)8、不正确的字符串常量是 A 。

………密………封………线………以………内………答………题………无………效……电子科技大学20 -20 学年第 学期期 考试 卷课程名称：_________ 考试形式： 考试日期： 20 年 月 日 考试时长：____分钟 课程成绩构成：平时 %， 期中 %， 实验 %， 期末 % 本试卷试题由_____部分构成，共_____页。

（ d << λ ）。

2、图1所示电路中，u s =10V ，R 1=2Ω，R 2=4Ω，R 3=3Ω，R 4=3Ω，电流i =（ 0 ）A 。

u s+图13、集总参数电路中，a 、b 、c 、d 为一闭合结点序列，其中u ab =2V ，u bc =-8V ，u cd =7V ； 请问u ad =（ 1 ）V 。

4、线性非时变电阻特性曲线为u -i 平面上通过原点的（ 直线 ）。

5、对于具有b 条支路和n 个结点的连通电路，有（ b -n +1 ）个线性无关的KVL 方程。

6、电压随时间周期性变化且平均值为零的时变电压源，称为（ 交流电压源 ）。

7、由线性电阻构成的电阻单口网络，就端口特性而言，等效为一个（ 线性电阻 ）。

8、叠加定理适用于条件是：（ 有惟一解的线性电路 ）。

9、输出电阻R o 大于零的任何含源线性电阻单口网络，向可变电阻负载传输最大功率的条件是： （ L o =R R ）。

………密………封………线………以………内………答………题………无………效……10、按图2所示电压和电流的参考方向，理想变压器的电压电流关系为：（1221u nu i ni =-= ）。

i i图211、理想变压器的吸收功率为（ 0 ）W 。

12、电路如图3所示，求电流源i s 发出的功率为：（ 72W ）W 。

Ωi s图313、电路如图4所示，3Ω电阻两端电压u 1=（ -6V ）V 。

+6Ω18V图414、电路如图5所示，已知α=2，ab 端口等效电阻为（ 15Ω ）Ω 。

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟） 考试日期2010年5月8日I. To fill the answers in the “( )” (2’ X 20=40) 1. [2010.5 ]10 = ( )16 = ( )8 .2. (65)10 = ( )8421BCD ＝ ( ) Gray .3. Given an 11-bit binary number N. if the integer ’s part is 8 bits and the fraction ’s part is 3 bits ( N = a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 . a -1 a -2 a -3), then the maximum decimal number it can represent is ( ); the smallest non-zero decimal number it can represent is ( ).4. If X ’s signed-magnitude representation X SM is （101101）2, then it ’s 8-bit two ’s complement representation X 2’s COMP is( )2 , and (–X)’s 8-bit complement representation (–X) 2’sCOMP is () 2 .5. If there are 156 different states, we need at least ( ) bits binary code to represent them .6. If ()()F A C 'B C D E '''=⋅+⋅+⋅，then dual expression =D F ( ). Do not need to perform any minimization.7. A particular Schmitt-trigger inverter has V ILmax = 0.8 V , V IHmin = 2.0 V , V T+ = 1.6 V , and V T -= 1.2 V . Thehysteresis is ( ).8. The unused CMOS NOR gate inputs should be tied to logic ( ) or another input. 9. For an integrated circuit chip, the maximum output voltage in the LOW state V OLmax =0.35V , the maximum input voltage in the LOW state V ILmax =0.8V , the minimum output voltage in the HIGH state V OHmin =2.6V , the minimum input voltage in the HIGH state V IHmin =2.0V , then the DC noise margin in the HIGH state is ( ).10. A 4-variable logic function has ( ) minterms and ( ) maxterms. If i j ≠, the product of minterm i and minterm j i j m m ⋅= ( ); the sum of maxterm i and maxterm ji jM M+ = ( ).11. If F=∏A,B,C,D (0,1,5,8,9,10,11,13)，then its complement minimal sum is ='F ΣA,B,C,D( ). The minimal sum function expression of F is ( ).12. The following logic diagram Fig.1 implements a function of 3-variable with a 74138 . The logic function can be expressed as F (A,B,C) =∏A,B,C ( ).Fig.1II. Give your answers whether the statements are true or false(2*5=10)1. ( ) A NAND gate is equivalent to an OR gate with its inputs and its output complemented.2. ( ) A product expression for all maxterms of a logic function must be 1.3. ( ) The indices of a K-map are numbered using a gray code, which makes horizontal andvertical neighbors differ by exactly one bit.4. ( ) The fan-in is the number of inputs a logic device can have, and fan-out is the number ofinputs that a particular logic device can properly drive.5. ( ) A minimal sum is a sum of prime implicants.III. there is only one correct answer in the following questions.(3’ X 10=30)1. Which of the following Boolean equations is NOT correct? ( )A) A A =+1 B) 1A A '⊕= C) A A =⋅1D) ()A B 'A'B'⋅=+2. Suppose A 2’s COMP =（1001），B 2’s COMP =（1110），C 2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is （ ）。

电子科技大学《电路与电磁场》考研真题2012年(总分：150.01，做题时间：90分钟)一、填空题(总题数：10，分数：30.00)1.空气(介电常数ε 1=ε 0 )与电介质(介电常数ε 2=4ε 0 )的分界面是x=0的平面。

在分界面上，已知空气中的电场强度ε 1=ε 0 E 1 =e x 2+e z 4V/m，则电介质中的电场强度为 1。

（分数：2.00）2.已知电介质的介电常数ε 1=2ε 0，其中的电场强度E=e x 2x+e3z V/m，则介质中的自由电荷体密度为 1C/m 3，极化(束缚) y y+e z电荷体密度为 2C/m 3。

（分数：4.00）解析：12ε 0 -6ε 03.电荷定向运动形成电流，当电荷密度ρ满足J 应满足 1，电流线的形状应为 2曲线。

（分数：4.00）解析：▽·J=0 闭合4.两块半无限大接地导体板构成30°的角形区域，在此角形区域内有一个点电荷+q。

若用镜像法求解区域的电位分布，共有 1个镜像电荷，其中电荷量为-q的像电荷有 2个。

（分数：4.00）解析：11 65.频率f=50MHz的均匀平面波在理想介质(介电常数ε=ε rε 0磁导率μ=μ 0、电导率σ=0)中传播时，其波长λ=4m，则ε r= 1。

（分数：2.00）解析：256.若平面电磁波在空气中的波长λ 0=2m，则在理想介质(ε=4ε 0、μ=μ 0、σ=0)中传播时，其相位常数β= 1rad/m。

（分数：2.00）解析：2π7.平行极化波由空气中斜入射到与无损耗介质(介电常数ε=3ε 0、磁导率μ=μ 0、电导率σ=0)的分界面上，已知入射角θ i=60°，则反射系数Γ= 1，折射(透射)系数τ 2。

（分数：4.00）解析：8.当频率f=100kHz的均匀平面波在海水(介电常数0=4π×10 -7 H/m、电导率σ=4S/m)中传播时，其趋肤深度(或穿透深度)δ= 1m，磁场强度与电场强度的相位差为 2。