数字电子技术基础参考答案 第五章
- 1 - 第六章 时序逻辑电路
【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
1J1KCLKCl1J1KCl1J1KClFF1FF2FF3Q1Q2Q3Y图P6.3
【解】驱动方程: 11323131233J=K=QJ=K=QJ=QQ;K=Q
输出方程:3YQ
将驱动方程带入JK触发器的特性方程后得到状态方程为:
n+11313131n12121221n+13321QQQQQQQQQQQQQQQQQQ
电路能自启动。状态转换图如图A6.3
【题 6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A为输入逻辑变量。 00000101011010101110011110010101Q3Q2Q1Y图A6.3数字电子技术基础参考答案 第五章
- 2 - 1DCl1DClCLKFF1FF2AYQ1Q2图P6.5
【解】
驱动方程: 1221212()DAQDAQQAQQ
输出方程: 21YAQQ
将驱动方程带入JK触发器的特性方程后得到状态方程为:
n+112n+1212()QAQQAQQ
电路的状态转换图如图A6.5
000111100101010000000011图A6.5Q2Q1YA
【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A为输入变量。 数字电子技术基础参考答案 第五章
- 3 - 1J1KCl1J1KCl1CLKAYFF1FF2Q1Q2图P6.6
【解】驱动方程: 112211JKJKAQ
输出方程: 1212YAQQAQQ
将驱动方程带入JK触发器的特性方程后得到状态方程为:
丽 水 学 院 数字电子技术基础6—1
第六章 时序逻辑电路（14课时）
本章教学目的、要求：
1．掌握时序逻辑电路的分析方法。
2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递
增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。
3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。
4．掌握同步时序逻辑电路的设计方法。
重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。
难点：同步时序逻辑电路的设计方法
第一节 概述（0.5课时）
一、定义：
1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。
2．例：串行加法器：
指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。
需具备两个功能：
将两个加数和来自低位的进位相加，
记忆本位相加后的进位结果。
全加器执行三个数的相加运算，
存储电路记下每次相加后的运算结果。
CP ai bi ci-1(Q) si ci(D)
0 a0 b0 0 s0 c0
1 a1 b1 c0 s1 c1
2 a2 b2 c1 s2 c2
3．结构上的特点：
①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；
②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。 CICOCLKC11DQQiaici-1cibis串行加法器电路 丽 水 学 院 数字电子技术基础6—2
二、时序电路的功能描述
原状态：q1, q2, …, ql
新状态：q1*，q2 *， …，ql*
1．逻辑表达式。
1 6 时序逻辑电路
6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2 已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
2
6.1.3 已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该
电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
3
6.1.6 已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析
6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
4
解：由所给电路图可写出该电路的状态方程和输出方程，分别为
1nnQAQZAQ
其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
第6章 时序逻辑电路 （Sequential Logic）
Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。在VHDL中，sequential logic一般都会写在process之中，下面会将process的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。
6-1 Process的语法结构
Process是sequential logic必须使用的语法，以下是process的语法结构。 [ Label ： ]process[(sensitivity list)] Declaration Zone； begin ． process Body Zone； end process [Label]； 在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。否则让人看后更迷糊的1abel还不如省略的好。 在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。在begin之后的则是process要处理信号的区域，也是整个process的核心区域。当完成信号状态的设定后，要有end process作为一个process的结束。若之前使用了1abel的话，在end process之后还要把label补上。 以下是一个没有特别声明的process。 ARstDFF : process (rst, clk) begin if rst = ‘0’ then q <= ‘0’; elsif clk =’1’ and clk’event then if ce = ‘0’ then q <= d; end if; end if; end process ARstDFF; 在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。在关键字process之后有个sensitivity list。在上面的例子中，sensitivity list里面有两个信号，分别是rst及clk。当然这两个信号的逻辑状态改变时会造成process的动作，但你可能认为信号ce的状态改变也会造成process动作，其实并非如此。在信号clk的上升沿未出现前，即使信号ce由high level变到low level，信号q仍不会改变状态。所以在edge trigger信号之后的任何信号都可以不必放在sensitivity list内。 在上面的例子中有一个新的语法，即是signal’event。其中’之后所接的称为属性(attribute)，在后面会有较完整的叙述。event是一个重要的属性，其所代表的是一个事件发生的瞬间。所以clk =’1’ and clk’event所表示的就是信号clk转变到逻辑’1’的瞬间，也就是信号的上升沿。将以上例子转变成实际的逻辑电路，即是一个异步reset的D—type Flip-Flop(如图6-1所示)。
