SoC设计链中的可配置IP

在Zynq AP SoC设计中使用HLS IP（二）对于硬件加速模块来说，这些硬件加速模块会消耗源于CPU存储器的数据，并且以streaming方式产生数据。

本文使用Vivado HLS和xfft IP模块（在IP Integrator使用HLS IP那节用过）。

这些模块是连接到HP0的AXI4从端口，使得zynq7处理系统的数据通过AXI DMA IP核。

硬件加速模块是免费的运行，并不需要驱动，只要数据被CPU推送（通常简称为处理系统或PS）。

这里还要强调软件要求避免缓存一致性问题。

在Zynq CPU和HLS加速模块之间Streaming DataStep 1: 产生HLS IP这里会产生两个Vivado HLS文件，即fe_vhls_prj和be_vhls_prj，它们都包含HLS IP。

Step 2: 创建Vivado Project打开Vivado，选择Create New Project，下一步在Project location里选择lab2文件夹，并将project name命名为project_1，然后选择RTL Project和do not specify sources at this time，在Board选择ZYNQ-7 ZC702 Evaluation Board，最后点击Finish。

Step 3: 给IP库里添加HLS IP在Flow Navigator窗口点击IP Catalog，然后选择IP Settings，在IP Settings对话框选中Add Repository，在lab2下Create New Folder，并命名为vivado_ip_repo，然后依次添加lab2/hls_designs/fe_vhls_prj/IPXACTExport/impl/ip和lab2/hls_designs/be_vhls_prj/IPXACTExport/impl/ip，现在在HLS IP中有Hls_real2xfft和 Hls_xfft2real这两个IP。

IP复用在SoC设计中的作用在过去的几年里，Ron Collett 收集了多达35 个半导体制造商的1200 多个芯片设计项目的调查数据。

他的研究结果中包括15000 个IP 模块的复用策略。

在格勒诺布尔召开的IP 07 会议上，Collett 在这一研究的基础上发表了一些可靠的结论。

令人欣慰的消息是IP 复用已经真正地利用起来了，并且也带来了巨大可观的利益。

没有人会比Collet 更加了解如何去管理大的芯片设计项目。

作为Numetrics Management Systems 的主席和首席执行官的Collett 花费了几年的时间在Dataquest 关注有关EDA，ASIC 和FPGA 方面的调查。

1992 年，Cellett 创建了Collett 国际调查咨询公司，致力于为那些半导体和EDA 公司开发（IP 模块复用）策略。

根据Collett 的调查，过去的十年间一些公司的IP 复用率已经翻倍。

下面是复用率增长后产生的一些有记录的确切的结果：*项目的资源投入线性递减（以人周为度量）* 项目的周期线性递减（表现在入市速度加快）* 功能设计所需硅片设计数量线性递减* 计划延期的线性递减（以占有全部计划时间的百分比为度量）IC 复杂度在以指数量级增长，IP 复用的益处也在增加。

然而，这些益处的实现并不是免费的。

从2000 年起设计团队的规模在成倍增加，而仍有85%的芯片设计项目仍然偏离了他们的计划。

一个持久的问题是，并不是所有的模块都具有相同的可复用性。

我询问了Collett 复用率最高的IP 块类型是什么，内存，他脱口而出。

象内存这样的IP 模块，从本质上讲是100%可复用的。

通过使用这样的模块，可以获得巨大的设计生产率。

而其它类型的模块由于各种各样的原因不能被完全复用。

也许是因为功能并不严格的适合一个新的设计，并且模块必须做出相应的调整。

也许是因为模块缺乏足够的文档说明，在模块被复用之前，功能规范必须要通过逆向工程而重新获得。

SoC中IP核互连的不同策略随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP 核复用的SoC 设计已成为一种重要的设计方法。

在SoC 中集成的IP 核越来越多时，IP 核的互连策略和方法就成为了影响SoC 性能、数据吞吐率等指标的重要因素。

本文除了介绍目前流行的总线互连策略，还介绍了正在兴起的片上网络NoC（Network-on-Chip）方法。

1、引言半导体加工工艺的不断进步和市场对集成电路产品的需求推动了集成电路设计技术的发展。

ASIC 技术作为一种重要的IC 设计方法，主要适用于量大使用周期较长的IC 产品，一款ASIC 芯片，其开发周期大致在1 年左右。

对于要实现多功能配置、更新换代很快的IC 产品，ASIC 设计方法很难满足要求。

以IP 核复用为基础的SoC 设计方法，以其快速的产品上市时间、良好的功能可配置性日益成为IC 设计的重要方法。

先进的加工工艺也为SoC 芯片的制造实现提供了制程支持。

在SoC设计中，一个重要的课题就是IP核的互连问题，即当一个SoC中需集成几十个，甚至更多的IP核时，如此多的IP核以怎样的方式进行数据交互。

IP核互连的不同形式会影响到SoC芯片的数据带宽、时延、数据吞吐率及功耗等指标。

总线是目前SoC设计中广为使用的IP核互连方式，常用的总线ARM 的AMBA(Adv anced Microcontroller Bus Architecture) 总线、IBM 的CoreConnect总线、Silicore 公司的Wishbone总线、Altera 的Avalon总线、PlamchIP 的CoreFrame总线、MIPS 的E C Interface总线、Altera 的Atlantic? Interface总线、IDT 的IPBus(IDT Peripheral Bus)总线等。

当SoC变得越来越复杂时，总线也逐渐成为限制芯片速度、功耗、面积、数据吞吐率的一个瓶颈问题。

IP核复用的系统芯片SoC设计技术李茜北京邮电大学，北京（100876）E-mail：madder205@摘要：本文介绍了系统芯片SoC的特点及IP核复用技术，着重从IP核复用技术方面探讨了SoC设计中的关键技术问题，讨论了IP复用技术的优势。

最后，对IP核复用在SoC设计中的发展前景做出展望。

关键词：SoC，IP核，IP复用1.引言随着集成电路制造技术的快速发展，使IC设计进入了系统芯片SoC（System on Chip）的时代。

SoC极大地缩小系统体积、提高了系统的性能；采用基于IP（Intellectual Property）核的设计，允许在芯片设计过程中复用已经经过验证的高性能的IP核，从而提高了设计效率，缩短设计周期。

2.SoC的特点及IP核复用技术自1947年晶体管诞生以来，微电子技术在迄今为止的六十年时间里得到了飞速的发展。

Moore定律指出，特征尺寸平均每三年缩小2倍，集成度平均每三年增加四倍、芯片尺寸每年提高12%。

集成电路芯片在规模上经历了小规模SSI、中规模MSI、大规模LSI、超大规模VLSI之后，进入了超大规模GSI阶段，集成电路工艺技术发展趋势如表1所示。

这使得将整个复杂系统集成到一个芯片，即SoC成为可能。

表1 集成电路工艺技术发展趋势[1]年份1999 2002 2005 2008 2011 2014 特征尺寸（mµ）0.18 0.13 0.10 0.07 0.05 0.035 集成规模120M 330M 880M 2.5G 7.1G 19.9G SoC被认为是一种复杂的集成电路，将终端产品的主要功能单元完全集成在单个芯片或芯片组中。

通常，SoC包括一个可编程处理器、片上存储器和由硬件实现的加速功能单元。

另外SoC作为一个系统需要直接与外部世界打交道，因而还包括模拟部件以及数模混合部件，在未来还可能会将光/微电子机械系统部件集成在一起。

SoC设计的三大支撑技术包括软硬件协同设计技术、IP设计和复用技术、超深亚微米（VDSM）设计技术等。

SoC中IP核互连的不同策略随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP 核复用的SoC 设计已成为一种重要的设计方法。

在SoC 中集成的IP 核越来越多时，IP 核的互连策略和方法就成为了影响SoC 性能、数据吞吐率等指标的重要因素。

本文除了介绍目前流行的总线互连策略，还介绍了正在兴起的片上网络NoC（Network-on-Chip）方法。

1、引言半导体加工工艺的不断进步和市场对集成电路产品的需求推动了集成电路设计技术的发展。

ASIC 技术作为一种重要的IC 设计方法，主要适用于量大使用周期较长的IC 产品，一款ASIC 芯片，其开发周期大致在1 年左右。

对于要实现多功能配置、更新换代很快的IC 产品，ASIC 设计方法很难满足要求。

以IP 核复用为基础的SoC 设计方法，以其快速的产品上市时间、良好的功能可配置性日益成为IC 设计的重要方法。

先进的加工工艺也为SoC 芯片的制造实现提供了制程支持。

在SoC设计中，一个重要的课题就是IP核的互连问题，即当一个SoC中需集成几十个，甚至更多的IP核时，如此多的IP核以怎样的方式进行数据交互。

IP核互连的不同形式会影响到SoC芯片的数据带宽、时延、数据吞吐率及功耗等指标。

总线是目前SoC设计中广为使用的IP核互连方式，常用的总线ARM 的AMBA(Advanced Microcontroller Bus Architecture 总线、IBM 的CoreConnect总线、Silicore 公司的Wishbone总线、Altera 的Avalon总线、PlamchIP 的CoreFrame总线、MIPS 的EC Interface总线、Altera 的Atlantic? Interface总线、IDT 的IPBus(IDT Peripheral Bus 总线等。

当SoC变得越来越复杂时，总线也逐渐成为限制芯片速度、功耗、面积、数据吞吐率的一个瓶颈问题。

SoC设计中IP复用和验证策略吴晓星上海交通大学微电子学院，上海（200240）E-mail：xiaoxing.wu@摘要：在IC设计中，IP内核复用可以有效地缩短产品开发周期并降低成本，了解IP 内核的应用现状以及当前IP产业的几个主要组织及相关的工作情况与当前国际IP产业现状将有助于中国IP产业的健康发展。

在SoC中进行IP复用可获得更高的生产力，但通常要经过多次的实验和纠错才能成功地将IP集成到SoC中。

关键词：SoC；IP复用；IP内核1.引言SoC已成为IC工业的主流，其关键所在是对IP或cores的复用设计。

IP技术的变迁对整个工业的商业发展模式，机会和风险的影响都是巨大的。

生产工艺的能力正在以每年增加58%的速度增长着，而CAD工具的增长为23%,这中间的差距使得CAD工具成为SoC 时代的瓶颈。

投入市场的时间对于IC工业飞速发展是至关重要的。

由于其门数和管脚数都是巨大的，SoC芯片非常之复杂，芯片包含了存储器，模拟电路，胶连逻辑以及应用软件，IP模块的再使用设计方法学成为SoC设计的关键。

IP内核是满足特定规范，并能在设计中复用的功能模块。

根据功能不同，内核可进行参数化，也可不进行，但内核供应商必须提供相关的文档以及内核功能验证方法。

令人遗憾的是，目前还没有业界普遍接受的规范，不同公司的IP内核需要满足的规范也不尽相同，这是很难在设计中融合不同厂商所提供内核的一个主要原因。

[1]典型90纳米SoC设计如今成本已接近2500万美元。

70%的费用将耗费在验证方面，不仅仅是功能验证，而是所有方面的验证。

当今减少总体成本唯一有效的方法是设计复用。

问题就变成了如何验证所需复用的IP。

2.IP内核的三种类型IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。

这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。

[2]软核通常以可综合的HDL提供，因此具有较高的灵活性，并与具体的实现工艺无关，其主要缺点是缺乏对时序、面积和功耗的预见性。

基于FPGA的SoC外部组件控制器IP的设计1 引言嵌入式系统已经发展成为应用最广的计算机系统。

SoC（System on a Chip）则是嵌入式系统的研究和开发热点。

SOC的核心概念是把整个系统集成到一片半导体芯片上。

目前SoC的中文名称还不统一，可被叫做集成系统芯片、系统芯片或片上系统等。

基于可编程器件FPGA（Field programmable Gate Arrays）的SoC 可被称作SoPC（System on a Programmable Chip）或PSoC(Programmable SoC)。

基于FPGA的设计为可重配置（reconfigurable）的SoC的开发带来了方便。

SOC运用现代计算机和微电子学的高技术，实现单片系统集成，减小了体积、提高了运行效率、增强了可靠性、降低了功耗、减少了成本，因此被称作嵌入式系统应用的理想结构和高端形式。

IP （IntellectualProperty）是SoC设计不可或缺的部分。

在某种程度上，可以说SOC=MP+IP。

微处理器MP（Microprocessor）是SOC 的核心。

IP是SOC各种功能实现的模块。

IP模块也被称作IP 核，IP核又可分为硬核、软核、固核。

由于SOC是针对某种应用或对象设计的专用系统，系统的实现很大程度上依赖于功能模块的设计。

此外，许多MP核可以在市场上买到。

因此，IP模块的开发已成为许多用户设计SOC的主要工作。

本文侧重于介绍IP模块中组件控制器的设计和实现。

一个基于FPGA的LCD控制器设计作为例子被介绍。

这个组件控制器设计属于固核IP设计，也就是软硬结合的方法。

设计内容主要包括电路结构、VHDL 框架和仿真结果。

该设计实现了面向可重配置SOC的单指令驱动LCD操作。

2 SoC组件与组件控制器SoC组件是SoC为实现某种操作功能所需要的器件或设备。

这些组件可以是内部的也可以是外部的，如LCD、键盘、设备驱动器等是外部组件，电子转换器、变换器、放大器等则属于内部组件。

soc ip选型方法SOC IP（System-on-Chip Intellectual Property）是指用于集成电路系统的知识产权，它是通过硬件描述语言（HDL）编写的可重用的电路设计。

在集成电路设计中，SOC IP的选型方法至关重要，它直接影响到系统的性能、功耗和开发时间。

本文将介绍几种常见的SOC IP选型方法。

一、需求分析在进行SOC IP选型之前，首先需要进行需求分析。

需求分析包括对系统功能、性能、接口以及其他特殊需求的明确和理解。

根据需求分析，可以确定所需的SOC IP的功能模块和性能指标，以便后续的选型工作。

二、市场调研市场调研是SOC IP选型的重要环节。

通过调研市场上已有的SOC IP产品，可以了解到各种不同类型的IP以及它们的性能和特点。

同时，还可以了解到不同厂商的产品和服务，帮助选择合适的供应商。

三、性能评估性能评估是选型的关键步骤之一。

通过对不同SOC IP进行性能评估，可以了解其在实际应用中的性能表现。

性能评估可以包括仿真、实验和性能对比等方法，以验证所选SOC IP的性能是否满足需求。

四、可靠性评估除了性能评估外，可靠性评估也是SOC IP选型的重要考虑因素。

可靠性评估包括对SOC IP的稳定性、可靠性和可重用性等方面进行评估。

这些评估可以通过查看供应商提供的文档、参考用户反馈以及与供应商进行沟通等方式来完成。

五、技术支持和服务在SOC IP选型过程中，技术支持和服务也是需要考虑的因素之一。

供应商提供的技术支持和服务包括技术文档、设计工具、代码示例以及在线支持等。

这些支持和服务能够帮助开发人员更好地使用所选SOC IP，提高开发效率和产品质量。

六、成本评估在进行SOC IP选型时，成本评估也是需要考虑的重要因素。

成本评估包括SOC IP本身的价格以及开发和维护的成本。

在进行成本评估时，需要综合考虑到性能、可靠性、技术支持和服务等因素，选择性价比最高的SOC IP。

SOC中的IP复用技术孟庆安电子科学与技术系0809U2817551IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。

将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，避免重复劳动，这样就大大减轻了工程师的负担。

随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势IP核的知识产权核心分为三大种类：硬核，固核和软核。

软核通常在抽象的、较高层次的功能描述, 用硬件描述语言HDL 或C 语言写成, 是对设计的算法级或功能级描述, 包括逻辑描述、网表和用于功能仿真的行为模拟以及用于测试的文档, 软核需要综合、进行布局布线等。

它的特点是灵活性大、可移植性好, 用户能方便地把RTL 和门级HDL 表达的软核修改为应用所需要的设计, 综合到选定的加工工艺上。

但与硬核相比, 可预测性差,设计时间长。

硬核的电路布局及其与特定工艺相联系的物理版图是固定的, 包括全部的晶体管和互连掩膜信息, 完成了全部的前端和后端设计并已被投片验证正确, 特点是提供可预测的性能和快速的设计, 可以被其他设计作为特定的功能模块直接调用，硬核给用户提供的是封装好的行为模型，用户只能从外部测试硬件的特性，无法得到真正的电路设计固核在软核基础上开发, 是介于硬IP 和软IP 之间的IP, 是一种可综合的、并带时序信息以及布局布线规划的设计, 以RTL 代码和对应具体工艺网表的混合形式提供。

固核可以根据用户的需要进行修改, 使他适合于某种可实现的工艺过程。

允许用户重新确定关键的性能参数。

软核与硬核相比具有最大的灵活性，用户能把RTL 和门级HDL 表达的软核修改为自己所需要的设计，综合到选定的厂商工艺上通过布局布线实现具体电路。

硬核的功能最容易测定, 具有工艺相关性,灵活性最小，知识产权的保护比较简单，但是使用不灵活。

基于IP核的SOC设计关键技术研究基于IP核的SoC设计关键技术研究一、引言随着集成电路技术的发展，SoC（System-on-a-Chip）已经成为现代电子产品设计的主流。

SoC是在一个单个的芯片上集成了处理器核、存储器、I/O接口等功能模块，为嵌入式系统提供了更高的集成度和更强的性能。

而IP核（Intellectual Property Cores）则是SoC设计中的重要组成部分，通过重用可重构的硬件模块，可以有效提高设计效率和降低成本。

本文将探讨基于IP核的SoC设计关键技术。

二、IP核的选择与集成1. IP核的选择选择合适的IP核对于SoC设计至关重要。

首先，需根据设计需求评估所需的功能模块，如处理器核、存储器、I/O接口等，并从可供选择的IP库中挑选适合的IP核。

其次，需要考虑IP核的质量和可靠性，确保其稳定性和兼容性。

最后，还要考虑IP核的成本、许可和维护支持等因素。

2. IP核的集成将不同的IP核集成在一起是SoC设计的重要环节。

首先，需要解决IP核之间的通信与协同工作问题，确保各个IP核能够互相调用和共享资源。

其次，要解决IP核之间的时序和电气兼容性问题，确保整个系统的稳定性和性能。

最后，还要将引脚、时钟和电源等物理接口进行合理规划和布局，以实现IP核的稳定运行。

三、IP核的验证与可靠性保证1. IP核的验证IP核的验证是SoC设计中不可忽视的环节。

首先，需要进行功能验证，确保IP核能够正确实现所需的功能。

其次，要进行性能验证，评估IP核的性能指标是否满足设计需求。

最后，还要进行兼容性验证，确保IP核与其他功能模块的兼容性。

2. IP核的可靠性保证IP核的可靠性保证对于SoC设计至关重要。

首先，要充分考虑IP核的健壮性和稳定性，在IP核设计中采用可靠的电路和布局方式。

其次，要进行可靠性分析和测试，以评估IP核的寿命和可靠度。

最后，还要进行容错设计，确保即使IP核出现故障，整个系统也能正常运行。

SoC设计链中的可配置IP1、引言随着IC 的生产成本持续上涨，消费类电子产品制造商不得不努力寻求多种方法以满足价格上升的迫切要求同时提高自身的利润空问。

这些方法中至关重要的一点就是采用可配置IP，借助其灵活可变且可重复使用的平台来降低总的生产成本。

这就要求一个芯片就能支持多个产品，而且各系列芯片的生产通过一个基础设计就能完成，快速而价廉。

使用可配置IP，公司就可以借用自身无法拥有的第三方资源，以最经济实惠的方式获取前沿技术和解决方案。

Improv 公司从事可配置DSP IP 设计已达10 年之久，成功地为不同的市场需求提供硅验证解决方案，帮助众多公司确立了技术和上市时间方面的优势。

可配置IP 要满足设计师和制造商的需求就必须能够最有效地融人SOC 设计链中。

这也就意味着该IP 至少应该满足以下几个要求：1)拥有高效的软件开发方法；2)拥有高效的自动化验证方法；3)拥有高效的方法进行快速集成；4)在硬连线的成本和性能方面极具竞争优势；5)提供自动方法进行系列解决方案的配置。

2、解决方案传统解决方案很难满足以上对IP 核的众多要求，不过终端厂商可以借助Improv 系统公司开发的VLIW 架构和包括Jazz DSP 平台的工具套件来轻松实现自己的设计。

Improv 的解决方案采用了VLIW 的体系结构，在单一可配置平台上就可实现并行操作。

根据所需处理器的吞吐量，并行操作能将时钟频率减小到最低值，这必然也就降低了系统功耗。

而软件开发则由功能强大且优化的编译器以及测试分析工具组等手段共同控制。

该分析工具能提供系统级、模块级和门级的反馈，从而能使处理器的吞吐量达到最佳状态并减小门和内存的使用率。

以上开发工具都集成在名为”Jazz Composer”的自动硬件配置工具中，在最佳软硬件系统上实现快速设计迭代和停止操作。

有了大量的特殊应用核及丰富的多媒体数字信号编解码库作为起始点，设计师就能够快速地选择相对应。

SOC重用设计中的IP库技术
张溯;李丽;等
【期刊名称】《电子产品世界》
【年(卷),期】2003(000)02A
【摘要】有效的基于IP重用的设计方法学需要一整套完整的设计环境支持，其中关键的部分是要开发一个包含种类丰富，质量优良的IP模IP库。

本文阐述了系统芯片重用设计过程中IP库开发和管理的重要意义。

尝试定义了IP库，并从其组成要素：IP库元件、IP的评估以及IP库的系统结构和数据管理等方面阐述了这一过程中可能存在的若干技术问题。

【总页数】4页(P52-55)
【作者】张溯;李丽;等
【作者单位】合肥工业大学微电子设计研究所;南京大学物理系
【正文语种】中文
【中图分类】TN402
【相关文献】
1.开放核协议--IP核在SoC设计中的接口技术 [J], 焦原军;李广军;罗佳慧
2.SOC重用设计中的IP库技术 [J], 张溯;高明伦;李丽;林慧君
3.SOC中IP核重用技术及其接口模型 [J], 赵辉
4.SoC设计中的IP核复用技术研究 [J], 宋廷强;刘川来;李思昆;胡乃平
5.SOC重用设计中的IP库技术 [J], 张溯;高明伦;李丽;林慧君
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白皮书市场对SoC中专用人工智能IP的需求日益增加作者Ron Lowman新思科技DesignWare IP 战略营销经理序言在过去十年间，设计人员开发了能够以足够快的速度运行高级深度学习数学运算的硅技术，以探索并实施对象识别、语音和面部识别等人工智能 (AI) 应用。

如今，机器视觉应用通常比人类更精确，是推动新的片上系统 (SoC) 投资的关键功能之一，旨在满足AI的发展，以满足日常应用需求。

通过在视觉应用中使用卷积神经网络 (CNN) 和其他深度学习算法，这产生了巨大的影响，使SoC中的AI功能变得越来越普遍。

Semico在2018年AI报告中对此总结到：“ ...几乎每种类型的芯片都拥有一定程度的AI功能，而且这一势头将持续保持。

”除了视觉之外，深度学习还被用于解决复杂问题，例如蜂窝通信基础架构中的5G网络实施，以及通过配置、优化和修复自身的能力而简化 5G 操作任务，也就是大众所知的自组织网络 (SON)。

5G 网络将带来更大的复杂度，包括波束赋形、毫米波中的更多频谱、载波聚合和更高的带宽，所有这些都需要机器学习算法在分布式系统中妥善优化和处理数据。

AI加速无处不在，它增加各种应用的价值。

每个人都在添加某种形式的人工智能，在不依赖人类交互的情况下做更多的事情，但这些算法的类型各不相同，因此，这些算法使用的加速器也不同。

其中包括传统上用于成像和物体检测的加速器。

在时间比较重要的文本和演讲中，循环神经网络能够加入时间。

除此之外，深度神经网络还有其他形式，例如脉冲神经网络和胶囊神经网络。

目前为AI开发的半导体有两种。

独立加速器以某种方式连接到应用处理器，并且有一些应用处理器在设备上添加了神经网络硬件加速。

独立加速器可以通过芯片与芯片的互连而实现了将硬件扩展到多个芯片的巨大创新，从而实现最高性能，或者利用独特的in-memory和near-memory计算技术而减少能耗需求。

设备上的AI加速正在通过利用处理器和架构对他们的神经网络处理器进行升级，这些处理器和架构是独立半导体的先驱。