抢答器设计
题目_______________ 智能电子抢答器________________ 专业： _____________ 电子信息工程 __________________
2011年1月7日
抢答器是在竞赛、文体娱乐活动(抢答活动)中，能准确、公正、直观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。
本设计是以四路抢答为基本概念。从实际应用出发，利用电子设计自动化(EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL 硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主要有四部分组成：鉴别锁存电路、FPGAfc芯片EP1C3T144C8电路、计分电路以及扫描显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。
关键词：抢答器Quartus II Verilog HDL EP1C3T144C8
1引言
硬件描述语言Hardware Description Language 是硬件设计人员和电子设
计自动化EDA工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用Verilog HDL 或VHDL建
模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表Netlist ，根据型仿真验证无误后用于制造ASIC芯片或写入EPLD和FPGA器件中。
Verilog HDI是一种硬件描述语言(HDL:Hardware Discription Language)，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL 就是在用途最广泛的C语言的基础上发展起来的一种件
描述语言，它是由GDA(Gateway Design Automation) 公司的PhilMoorby 在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真
器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应
用。1989年CADENC公司收购了GDA公司，使得Verilog HDL 成为了该公司的独家专利。1990年CADENC公司公开发表了Verilog HDL, 并成立LVI
组织以促进Verilog HDL 成为IEEE 标准，即IEEE Standard 1364-1995.
Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可
以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安
排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬
件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。
2关于课程设计
2. 1 课程设计目的
理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用Verilog HDL 语言去控制将会使我们对本专业知识可以更好地掌握。
2. 2 课程设计的内容
1用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计
2智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答器
3电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上面的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号
4设置计分电路，每组开始时设置为6分，抢答后由主持人计分，答对一次加1分，错一次减1分。
3开发工具简介
3. 1 EDA技术
EDA是电子设计自动化(Electronic Design Automation )的缩写，在20世纪90年代初从计算机辅助设计(CAD、计算机辅助制造(CAM、计算机辅助测试
(CAT和计算机辅助工程(CAE的概念发展而来的。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCE版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从
设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
3. 2 硬件描述语言一Verilog HDL
Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。该语言是1983年由GDA ( GateWay Design Automation、公司的Phil Moorby 首创的。Phil Moorby 后来成为Verilog —XL的主要设计者和Cade nee公司(Cade nee
Design System、的第一个合伙人。在1984-1985 年间，Phil Moorby设计出第一个名为Verilog-XL 的仿真器；1986年，他对Verilog HDL 的发展又一次作出了巨大贡献一一提出了用于快速门级仿真的XL算法。
随着Verilog-XL 算法的成功，Verilog HD 语言得到迅速发展。1989年，Cade nee公司收购GDA公司，Verilog HDL 语言成为了Cade nee公司的私有财产。1990年，Cade nee 公司决定公开Verilog HDL 语言，并成立了OVI
(Open Verilog International 、组织，并负责促进Verilog HDL 语言的发展。基于Verilog HDL 的优越性，IEEE于1995年制定了Verilog HDL 的
IEEE 标准，即Verilog HDL1364-1995 ; 2001 年发布了Verilog HDL1364-2001
标准。
3. 3 Verilog HDL 的设计流程一般是：
1 ?文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常Verilog HDL 文件保存为.v文件。
2 .功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确(也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真)。
3. 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf ( EDIF )的EDA工业标准文件。(最好不用MAX+PLUS II进行综合，因为只支持VHDL/Verilog HDL的子集)
4 .布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLD/FPGA内。
5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的
时序(也叫后仿真)。
3.4 FPGA采用了逻辑单元阵列LCA(Logic Cell Array )这样一个新概念，内部包括可配置逻辑模块CLB( Con figurable Logic Block )、输出输入模块IOB (In put Output Block )和内部连线(Interconnect )三个部分。FPGA的基本特点主要有：
1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
--2) FPGA可做其它全定制或半定制ASIC电路的中试样片。
3) FPGA内部有丰富的触发器和I/O引脚。
4) FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA 进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA 能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA ;串行模式可以采用串行PROM编程FPGA ;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
4 设计过程
4. 1 系统设计要求
本设计的具体要求是：
(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。
(2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。
(3) 自锁后，用八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”并且持续3秒。
(4) 设置计分电路。每组在开始时预置成6,抢答后由主持人计分，答对一次加1，否则减1分。
4. 2 系统设计方案
根据系统设计要求可知，系统的输入信号有：各组的抢答按钮1、2、3、4, 系统清零信号CLR系统时钟信号CLK计分复位端RST加分按钮端ADD 计时预置控制端LDN计时使能端EN,计时预置数据调整按钮TA TB;系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口
LEDA LEDB LEDC LEDD四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；数码管显示；计分控制。
根据以上的分析，我们可将整个系统分为四个主要模块：抢答鉴别模
块；抢答计分模块；显示译码模块；EP1C3T144C8接口模块。
抢答原理图
显示蜂鸣原理图
抢答器(-Verilog-HDL实现)
桂林电子科技大学信息科技学院《EDA技术与应用》实训报告 学号0952100110 姓名赵万里 指导教师：江国强杨艺敏 2011年04月20日
实训题目：智能电子抢答器 1.系统设计 1.1 设计要求 1.1.1 设计任务 设计并制作一台智能电子抢答器。 1.1.2 技术要求 ①用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计。 ②智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。 ③电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 ④设计一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 ⑤设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。 1.2 方案比较 (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。
（3）自锁后，用八段数码管显示抢答者的序号，同时指示灯亮。(4) 设置计分电路。每组在开始时预置成100，抢答后由主持人计分，答对一次加10，否则减10分。 （5）电路具有淘汰功能，当每组的100分减少到0时，该组被淘汰，以后每次抢答，该组抢答按钮都无效。 1.3 方案论证 1.3.1 总体思路 总体分为四部分：倒计时模块、计分模块、抢答模块和分屏显示模块。 倒计时模块用一个20000000分频。产生一个进位，连接一个30的减法计数器构成。 计分模块中分为两部分，一部分用于计分，另一部分用于处理计数器的进制问题，当加到A时自动向前进位，并且把A变为0。当减少到F时，向前借位，并且把F变为9。这就实现了把十六进制变成一般用的十进制。 抢答模块分两部分，复位模块和抢答模块，每次抢答都要初始化按键。抢答模块又分为误抢，无人抢答和正确抢答。每次抢答，当有一组按下抢答，立即锁定，亮相应的分数和组号，并且亮起各种抢答所对应的灯信号。（即所要求的蜂鸣器） 分屏显示模块中用每次抢答的组号作为输入，当抢答后立即换屏显示其组号分数。 1.3.2 设计方案 （1）根据设计要求需要一个时钟的接入端clk，清除端clrn，使倒
一、设计任务 智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答，有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答，系统显示该选手号，同时蜂鸣器响，该抢答无效。还有清除复位键，抢答完成以后按复位键即可清除已有的状态。通过Verilog HDL程序代码实现系统的各个功能。 二、设计目的与要求 目的：理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，培养学生正确的设计思想，严肃认真、实事求是的科学态度和勇于探索的创新精神。通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤，通过Verilog 程序的编写，进一步熟悉Verilog HDL 的语法知识；规范化训练学生撰写技术研究报告，提高书面表达能力。 要求： 掌握FPGA设计系统的一般方法。 熟练掌握使用modelsim软件设计较复杂的数字逻辑电路。 培养学生独立分析问题和解决实际问题的能力。 三、课程设计的内容 设计一抢答器，要求如下： (1)抢答台数为6； (2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警； (3)能显示超前抢答台号并显示犯规报警； (4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余 各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。 四、系统设计方案 根据系统设计要求可知,系统的输入信号有：主持人按钮inputEn,各选手的抢答按钮分别是inputL1、inputL2、inputL3、inputL4，inputL5，inputL6,主
四路抢答器 一、程序 module qiangda4(clr,clk,input1,input2,input3,input4,seg,clockin,scan,LED); input clr,clk,input1,input2,input3,input4; output [7:0] seg; //7段数码管数据 output [7:0] scan; //数码管位选 output [3:0] LED; //输出LED灯指示 output clockin; //蜂鸣器 reg [7:0] seg; reg [7:0] scan; reg [3:0] LED; reg clockin; reg [3:0] data; reg input_flag,count_flag; reg [14:0] count1; reg [8:0] count2; reg [3:0] LED_N; //reg clock_flag; reg div1khz,div1hz; reg [2:0] cnt; reg [3:0] dat; //reg [7:0] data_count; reg [3:0] count_one,count_ten; initial count_one='d0; //初始化 initial count_ten='d3; initial data=4'b0000; initial LED_N=4'b1111; //-------------fenping分频1khz----------------------------------- always @(posedge clk ) begin if(count1=='d25000) begin div1khz<=~div1khz;count1<=0;end else begin count1<=count1+1'b1;end end //-------------fenping--1hz-------------------------------
抢答器(-Vｅｒiｌog-HDＬ实现)
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桂林电子科技大学信息科技学院《EDA技术与应用》实训报告 学号０9５２１００110 姓名赵万里 指导教师:江国强杨艺敏 ２01１年04月20日
实训题目:智能电子抢答器 1.系统设计 1．1 设计要求 1.1．１设计任务 设计并制作一台智能电子抢答器。 1．１．2 技术要求 ①用EＤＡ实训仪的I/O设备和PＬD芯片实现智能电子抢答器的设计。 ②智能电子抢答器可容纳４组参赛者抢答,每组设一个抢答钮。 ③电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④设计一个计分电路，每组在开始时设置为1０0分,抢答后由主持人计分，答对一次加10分,答错一次减10分。 ⑤设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。 1.２方案比较 (1）设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮。 （２）电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具
备自锁功能，使别组的抢答开关不起作用。 （3）自锁后，用八段数码管显示抢答者的序号，同时指示灯亮。（4）设置计分电路。每组在开始时预置成１00,抢答后由主持人计分,答对一次加1０，否则减10分。 （5)电路具有淘汰功能,当每组的10０分减少到０时，该组被淘汰,以后每次抢答,该组抢答按钮都无效。 １.3 方案论证 1.3.1 总体思路 总体分为四部分：倒计时模块、计分模块、抢答模块和分屏显示模块。 倒计时模块用一个2００0０00０分频。产生一个进位，连接一个3０的减法计数器构成。 计分模块中分为两部分,一部分用于计分，另一部分用于处理计数器的进制问题，当加到A时自动向前进位,并且把Ａ变为0。当减少到F时，向前借位,并且把F变为９。这就实现了把十六进制变成一般用的十进制。 抢答模块分两部分,复位模块和抢答模块，每次抢答都要初始化按键。抢答模块又分为误抢，无人抢答和正确抢答。每次抢答，当有一组按下抢答，立即锁定,亮相应的分数和组号,并且亮起各种抢答所对应的灯信号。(即所要求的蜂鸣器) 分屏显示模块中用每次抢答的组号作为输入,当抢答后立即换屏显示其组号分数。 1.3.2 设计方案
数字竞赛抢答器课程设计Verilog语言实现
可编程器件与应用课程设计报告 姓名：XXX 学号：XXXXXXXXXX 专业班级：信息XXX 题目：数字式竞赛抢答器 指导老师：
一、绪论 背景： 随着电子技术的发展，可编程逻辑器件（PLD）的出现，使得电子系统的设计者利用EDA（电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC）器件。可编程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。 数字式竞赛抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多，例如用传统的PCB板设计、用PIC 设计或者用单片机设计。而用Verilog可以更加快速、灵活地设计出符合各种要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。本文介绍的4路数字式竞赛抢答器基于Verilog 语言、以EDA技术作为开发手段、采用CPLD （复杂的可编程逻辑器件）作为控制核心设计而成。与传统设计相比较，不仅简化了接口和控制，
也提高了系统的整体性能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。意义： 数字式竞赛抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求。 二、实现方案 设计要求： 1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2~3秒的音响。 5、设置一个计分电路，每组开始预置5分，由主持人记分，答对一次加1分，答错一次减1分。
可编程器件与应用课程设计报告 姓名: XXX 学号: XXXXXXXXXX 专业班级：信息XXX 题目数字式竞赛抢答器 指导老师:
、绪论 背景： 随着电子技术的发展，可编程逻辑器件（PLD ）的出现，使得电子系统的设计者利用 EDA （电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC ）器件。可编 程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。 数字式竞赛抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多，例如用传统的PCB板设计、 用PIC设计或者用单片机设计。而用Verilog可以更加快速、灵活地设计出符合各种要求的 抢答器，优于其他设计方法，使设计过程达到高度自动化。本文介绍的4路数字式竞赛抢答 器基于Verilog语言、以EDA技术作为开发手段、采用CPLD （复杂的可编程逻辑器件）作为控制核心设计而成。与传统设计相比较，不仅简化了接口和控制，也提高了系统的整体性 能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。意义：数字式竞赛抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要 求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代 电子技术发展的要求。 实现方案 设计要求： 1设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别， 扬声器发出2~3秒的音响。 5、设置一个计分电路，每组开始预置5分，由主持人记分，答对一次加1分，答错一次减 1分。 6、设置犯规电路，对超时答题（例如1分钟）的组别鸣笛示警，并由组别显示电路显示出犯规组别，该轮该选手退出，由裁判员重新发令，其他人再抢答。 此设计问题可分为第一信号鉴别、锁存模块，答题计时电路模块，计分电路模块和扫描 显示模块四部分。 第一信号鉴别锁存模块的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮 K1、K2、K3、K4，主持人复位信号judge，蜂鸣器驱动信号buzzout。judge=O时，第一信号鉴别、锁存电路、答题计时电路复位，在此状态下，若有抢答按钮按下，鸣笛示警并显示犯规组别；judge=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，进行组别显示，控制蜂鸣器发出声响，并启动答题计时电路，若计时时间到，主持人复位信号还没有按下，则由蜂鸣器发出犯规示警声。 计分电路是一个相对独立的模块，采用十进制加/减计数器、数码管数码扫描显示，设 置复位信号Reset、加减分信号add_min，加减分状态键key_state, Reset=0时所有得分回到 起始分(5分)，且加、减分信号无效；Reset=1时，由第一信号鉴别、锁存电路的输出信号 选择进行加减分的组别，当key_state=1时，按一次add_min，第一抢答组加1分；当key_state=O
FPGA期末结业论文基于FPGA&VerilogHDL的四路抢答器院系：物理与电子学院 专业：电子信息科学与技术 任课教师： 学号： 姓名： 2013年12月
目录 （0）摘要 (2) （1）引言 (3) 1.1关于课程设计 (3) 1.1.1课程设计目的 (3) 1.1.2课程设计内容 (3) 1.2开发工具简介 (4) 1.2.1 EDA技术 (4) 1.2.2 硬件描述语言-Verilog HDL (4) 1.2.3 Verilog HDL设计流程 (5) 1.2.4 FPGA基本特点 (5) 1.2.5 FPGA工作原理 (5) （2）概述 (5) 2.1 设计过程 (5) 2.1.1系统设计要求 (5) 2.1.2系统设计方案 (6) （3）系统设计 (6) 3.1系统组图 (6) 3.2系统主源程序 (8) （4）仿真综合 (10) （5）结论 (13) （6）参考文献 (13) （7）附录 (13)
0摘要 抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。 本设计是以四路抢答为基本概念。从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主要有四部分组成：鉴别锁存电路、FPGA主芯片EP1C3T144C8电路、计分电路以及扫描显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。 关键词：抢答器 Quartus II Verilog HDL EP1C3T144C8
抢答器设计 题目：智能电子抢答器专业：电子信息工程 2011 年 1 月7 日
摘要 抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。 本设计是以四路抢答为基本概念。从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL 硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主要有四部分组成：鉴别锁存电路、FPGA主芯片EP1C3T144C8电路、计分电路以及扫描显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。 关键词：抢答器 Quartus II Verilog HDL EP1C3T144C8
1引言 硬件描述语言 Hardware Description Language 是硬件设计人员和电子设计自动化 EDA 工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 Netlist，根据型仿真验证无误后用于制造ASIC芯片或写入 EPLD 和 FPGA 器件中。 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI 组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995. Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。 2 关于课程设计 2．1 课程设计目的 理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用Verilog HDL语言去控制将会使我们对本专业知识可以更好地掌握。 2．2 课程设计的内容
module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,B uzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数
湖北师范学院电工电子实验教学省级示范中心电子版实验报告 第2页，共6页 抢答器 一．任务解析 用Verilog 硬件描述语言设计抢答器，实现： 1、四人通过按键抢答，最先按下按键的人抢答成功，此后其他人抢答无效。 2、每次只有一人可获得抢答资格，一次抢答完后主持人通过复位按键复位，选手再从新抢答。 3、有从新开始游戏按键，游戏从新开始时每位选手有5分的初始分，答对加1分，答错扣1分，最高分不能超过9分，当选手得分减为0时取消该选手抢答资格。 4、选手抢答成功时其对应的分数闪烁。 二．方案论证（画框图并分析） 抢答部分（对应snatch 模块）在quartusII 下的仿真原理图如下所示：
抢答部分的代码如下：
计分模块的代码如下：
顶层模块的代码如下： 三．重难点解析 抢答器的核心部分为巧妙地利用D触发器的反馈，在检测到第一个上升沿时将按键（未按下时接低电平）接入的与门锁住，以保证与门只有一个上升沿输出，从而实现“最先按下按键的人抢答成功，此后其他人抢答无效”。在与门输出上升沿的同时检测按键，以确定是哪位选手抢答，用寄存器存下抢答选手的信息，最后确定哪个led灯亮以及那位选手对应的分数闪烁。至于取消0分选手抢答资格，则是将各选手的分数反馈到选手抢答的按键，通过与门关闭相应选手按键上升沿的进入。其他功能的实现相对简单，在此不再赘述。 将各模块代码写好并测试后，在主模块中调用并分配引脚，引脚分配好后，从新编译、下载就可实验了。分别验证上述的各种功能，看是否达到预期的效
果。 四．硬件资源分配（给出引脚分配说明） 芯片选用EP1K30TC114-3，clr接全局清零键pin124，start（游戏从新开始键）接pin49，up（加分键）接pin47，down接pin48，四个抢答按键key3、key2、key1、key0、分别接pin59、pin60、pin62、pin63，7段数码管的7盏灯a、b、c、d、e、f、g分别pin118、pin119、pin120、pin121、pin122、pin128、pin130，数码管选择信号sel0、sel1、sel2分别接pin132、pin133、pin135，抢答指示灯led0、led1、led2、led3分别接pin136、pin137、pin138、pin140。 五．结果分析 验证过程如下： 1、分别按下start和clr键，游戏处于初始状态，此时8个数码管等间隔地显 示4个5分，分数不闪烁。 2、按下key0键，此时led0亮，第一个分数闪烁，再按其他按键，数码管及灯 的状态不变。按下clr键，再同时按下几个按键，仍只有一个灯亮，且对应的分数闪烁，在按下clr键之前不管怎么按四个抢答键，数码管及灯的状态不变。 3、不断按下key1键抢答并给其加分，一直加到9，发现分数加到9时不能再 加了。 4、不断按下key2键抢答并给其减分，一直减到0，发现分数减到0时再按key2 抢答时没反应，led2不亮且对应的分数也不闪。而按其他键抢答仍然有效。 通过对以上结果的分析发现，该抢答器具备了我们当初要求的功能，该抢答器总体上是比较成功的。 六．经验总结
基于Verilog语言的二路抢答器设计实验报告 电子科学与工程学院 121180052 璇 一、实验目的 1、掌握数字系统中触发器、计数器的设计要素。 2、掌握触发器、计数器的VerilogHDL代码编写。 3、进一步掌握ISE软件的用法，学习代码下载的方法。 二、实验步骤 1、设计限时和复位电路。 2、编写限时/复位电路的VerilogHDL代码并综合、仿真。 3、实现限时抢答器并下载到开发板上进行验证。 三、实验原理 1、设计二路抢答器 2、设计定时器和复位电路 可使用计数器来实现定时功能。而给定时间的定时，可以让计数器的输出与特定值比较来实现。这个特定的预置数由时钟频率和定时时间决定。 这个基本想法如下图所示。 图中，“时间到”信号接到计数器的清零端，以便下次计数从0开始。 这里，还需要一个计时开始的功能按键，用来启动计数器的计时。那么，计数器就需要一个使能端，受控于“计时开始”按键。我们知道，EN信号是一个持续信号（允许时保持电平），而“时间到”信号是一个持续时间很短的脉冲，因此还需要一个触发器来产生计数器的EN信号。 复位信号由“时间到”信号和复位按键相或来得到。完整的限时和复位电路如下图所示。
四、实验代码 //主程序部分 Module responder ( input clk, input set, input reset, input wire in_a, input wire in_b, output wire q_a, output wire q_b, output en ); wire clr; wire[27:0]t; wire clk_10; wire timeout; reg[27:0] n=28'h1ffffff; assign clr = reset||timeout; trig trigger( .set(set), .clk(clk_10), .clr(clr), .en(en) ); count counter( .clk(clk_10), .clr(clr),
基于FPGA的四路抢答器的Verilog-HDL代码
module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,L ed3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数
课程设计报告 课程名称现代数字系统设计 设计题目智力竞赛抢答器Verilog HDL建模系别机械与电子工程系 班级 学生姓名 学号 任课教师 完成时间 南湖学院教务办
目录 一、设计任务与要求 (1) 二、方案设计与论证 (1) 2.1方案论证 (1) 2.2 综合分析 (3) 三、模块设计及程序清单 (4) 3.1 抢答模块 (4) 3.2 锁存模块 (5) 3.3 计数模块 (7) 3.4 声音警报模块 (9) 3.5 声音信号产生模块 (11) 四、仿真过程与仿真结果 (12) 4.1 仿真过程 (12) 4.2 仿真分析 (14) 五、结果分析与结论 (16) 六、设计心得 (16) 七、参考文献 (16) 致谢 (17)
设计任务 起至日期：第17周周一~第19周周一 设计题目：智力竞赛抢答器Verilog HDL建模 设计要求：1、 5组参赛者进行抢答； 2、当抢先者按下按钮时，抢答器能准确判断，并以声、光标志（模 拟）。要求声响、光亮时间为3s后自动结束； 3、抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行 抢答； 4、具有限时功能，分5s、10s、15s三档时间，时间到自动发出声 响，且计时时间通过数码管显示（以7段译码输出、动态扫描方式）； 5、犯规、违章警告信号（如主持人未说“开始抢答”，抢答者按下 按钮），以指示灯闪烁标志； 6、系统具有一个总复位开关； 7、用Verilog HDL对此抢答器进行建模，并在Modelsim SE或 Quartus II平台进行仿真测试，给出仿真结果。
智力竞赛抢答器的Verilog HDL建模 一、设计任务与要求 智力竞赛抢答器Verilog HDL要求有5组参赛者进行抢答，有五个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有五种状态，然后系统能够根据这五种状态进行适时的显示和提示。本系统设计的是以数码管显示对应选手的编码，并且显示选手之前对应的LED灯。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在设定的时间里面完成抢答后，系统自动停止计时。系统需要主持人进行控制，当主持人按下开始以后才能抢答，否则抢答无效。还有清除复位键，抢答完成以后按复位键即可清除已有的状态。通过Verilog HDL建模实现系统的各个模块功能，最后将系统连接完成，进行编译仿真。 二、方案设计与论证 2.1方案论证 本系统采用Verilog HDL语言进行建模，总共分为五个模块，分别是抢答模块，锁存器模块，计数模块，声音产生模块、声音信号控制模块。抢答模块有三个输入，分别是抢答信号，清除信号，和使能信号。抢答模块有五组选手进行抢答，当使能信号有效以后，抢答信号其中一个有效则进行抢答锁存，然后输出抢答以后的各种状态，并且显示。计数模块可以进行倒计时，在使能信号有效的时候进行倒计时，然后发出控制信号控制声音控制模块，进行声音警报。 方案一：采用单片机来实现智力竞赛抢答器。基于单片机的智力竞赛抢答器的工作原理是采用单片机最小系统，用程序查询方式采用动态显示组号。主持人按下开始抢答键才可以抢答。主持人没有按下开始抢答按纽（start），有人抢答则抢答违规，报警并显示组号，主持人按下开始抢答开关重新抢答。主持人按下开始抢答按纽（P3.0），蜂鸣响声提示，数码管30秒倒计时抢答，蜂鸣器响声提
可编程器件与应用课程设计报告 姓名：XXX 学号：XXXXXXXXXX 专业班级：信息XXX 题目：数字式竞赛抢答器 指导老师：
一、绪论 背景： 随着电子技术的发展，可编程逻辑器件（PLD）的出现，使得电子系统的设计者利用EDA（电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC）器件。可编程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。 数字式竞赛抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多，例如用传统的PCB板设计、用PIC设计或者用单片机设计。而用Verilog可以更加快速、灵活地设计出符合各种要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。本文介绍的4路数字式竞赛抢答器基于Verilog语言、以EDA技术作为开发手段、采用CPLD（复杂的可编程逻辑器件）作为控制核心设计而成。与传统设计相比较，不仅简化了接口和控制，也提高了系统的整体性能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。 意义： 数字式竞赛抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求。 二、实现方案 设计要求： 1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2~3秒的音响。 5、设置一个计分电路，每组开始预置5分，由主持人记分，答对一次加1分，答错一次减1分。 6、设置犯规电路，对超时答题（例如1分钟）的组别鸣笛示警，并由组别显示电路显示出犯规组别，该轮该选手退出，由裁判员重新发令，其他人再抢答。 设计方案： 此设计问题可分为第一信号鉴别、锁存模块，答题计时电路模块，计分电路模块和扫描显示模块四部分。 第一信号鉴别锁存模块的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮K1、K2、K3、K4，主持人复位信号judge，蜂鸣器驱动信号buzzout。judge=0时，第一信号鉴别、锁存电路、答题计时电路复位，在此状态下，若有抢答按钮按下，鸣笛示警并显示犯规组别；judge=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，进行组别显示，控制蜂鸣器发出声响，并启动答题计时电路，若计时时间到，主持人复位信号还没有按下，则由蜂鸣器发出犯规示警声。 计分电路是一个相对独立的模块，采用十进制加/减计数器、数码管数码扫描显示，设置复位信号Reset、加减分信号add_min，加减分状态键key_state，Reset=0时所有得分回到
湖北师范学院电工电子实验教学省级 示范中心电子版实验报告 第2页，共6页 抢答器 一．任务解析 用Verilog 硬件描述语言设计抢答器，实现： 1、四人通过按键抢答，最先按下按键的人抢答成功，此后其他人抢答无 效。 2、每次只有一人可获得抢答资格，一次抢答完后主持人通过复位按键复 位，选手再从新抢答。 3、有从新开始游戏按键，游戏从新开始时每位选手有5分的初始分，答 对加1分，答错扣1分，最高分不能超过9分，当选手得分减为0时取消该选 手抢答资格。 4、选手抢答成功时其对应的分数闪烁。 二．方案论证（画框图并分析） 抢答部分（对应snatch 模块）在quartusII 下的仿真原理图如下所示：
抢答部分的代码如下：
计分模块的代码如下：
顶层模块的代码如下： 三．重难点解析 抢答器的核心部分为巧妙地利用D触发器的反馈，在检测到第一个上升沿时将按键（未按下时接低电平）接入的与门锁住，以保证与门只有一个上升沿输出，从而实现“最先按下按键的人抢答成功，此后其他人抢答无效”。在与门输出上升沿的同时检测按键，以确定是哪位选手抢答，用寄存器存下抢答选手的信息，最后确定哪个led灯亮以及那位选手对应的分数闪烁。至于取消0分选手抢答资格，则是将各选手的分数反馈到选手抢答的按键，通过与门关闭相应选手按键上升沿的进入。其他功能的实现相对简单，在此不再赘述。 将各模块代码写好并测试后，在主模块中调用并分配引脚，引脚分配好后，
从新编译、下载就可实验了。分别验证上述的各种功能，看是否达到预期的效果。 四．硬件资源分配（给出引脚分配说明） 芯片选用EP1K30TC114-3，clr接全局清零键pin124，start（游戏从新开始键）接pin49，up（加分键）接pin47，down接pin48，四个抢答按键key3、key2、key1、key0、分别接pin59、pin60、pin62、pin63，7段数码管的7盏灯a、b、c、d、e、f、g分别pin118、pin119、pin120、pin121、pin122、pin128、pin130，数码管选择信号sel0、sel1、sel2分别接pin132、pin133、pin135，抢答指示灯led0、led1、led2、led3分别接pin136、pin137、pin138、pin140。 五．结果分析 验证过程如下： 1、分别按下start和clr键，游戏处于初始状态，此时8个数码管等间隔地显 示4个5分，分数不闪烁。 2、按下key0键，此时led0亮，第一个分数闪烁，再按其他按键，数码管及灯 的状态不变。按下clr键，再同时按下几个按键，仍只有一个灯亮，且对应的分数闪烁，在按下clr键之前不管怎么按四个抢答键，数码管及灯的状态不变。 3、不断按下key1键抢答并给其加分，一直加到9，发现分数加到9时不能再 加了。 4、不断按下key2键抢答并给其减分，一直减到0，发现分数减到0时再按key2 抢答时没反应，led2不亮且对应的分数也不闪。而按其他键抢答仍然有效。 通过对以上结果的分析发现，该抢答器具备了我们当初要求的功能，该抢答器总体上是比较成功的。
电子科技大学信息科技学院《EDA技术与应用》实训报告 学号 0952100110 姓名万里 指导教师：江国强艺敏 2011年04月20日
实训题目：智能电子抢答器 1.系统设计 1.1 设计要求 1.1.1 设计任务 设计并制作一台智能电子抢答器。 1.1.2 技术要求 ①用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计。 ②智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。 ③电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 ④设计一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 ⑤设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。 1.2 方案比较 (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。
（3）自锁后，用八段数码管显示抢答者的序号，同时指示灯亮。(4) 设置计分电路。每组在开始时预置成100，抢答后由主持人计分，答对一次加10，否则减10分。 （5）电路具有淘汰功能，当每组的100分减少到0时，该组被淘汰，以后每次抢答，该组抢答按钮都无效。 1.3 方案论证 1.3.1 总体思路 总体分为四部分：倒计时模块、计分模块、抢答模块和分屏显示模块。 倒计时模块用一个20000000分频。产生一个进位，连接一个30的减法计数器构成。 计分模块中分为两部分，一部分用于计分，另一部分用于处理计数器的进制问题，当加到A时自动向前进位，并且把A变为0。当减少到F时，向前借位，并且把F变为9。这就实现了把十六进制变成一般用的十进制。 抢答模块分两部分，复位模块和抢答模块，每次抢答都要初始化按键。抢答模块又分为误抢，无人抢答和正确抢答。每次抢答，当有一组按下抢答，立即锁定，亮相应的分数和组号，并且亮起各种抢答所对应的灯信号。（即所要求的蜂鸣器） 分屏显示模块中用每次抢答的组号作为输入，当抢答后立即换屏显示其组号分数。 1.3.2 设计方案 （1）根据设计要求需要一个时钟的接入端clk，清除端clrn，使倒
抢答器设计 题目_______________ 智能电子抢答器________________ 专业： _____________ 电子信息工程 __________________ 2011年1月7日
抢答器是在竞赛、文体娱乐活动(抢答活动)中，能准确、公正、直观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。 本设计是以四路抢答为基本概念。从实际应用出发，利用电子设计自动化(EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL 硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主要有四部分组成：鉴别锁存电路、FPGAfc芯片EP1C3T144C8电路、计分电路以及扫描显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。 关键词：抢答器Quartus II Verilog HDL EP1C3T144C8
1引言 硬件描述语言Hardware Description Language 是硬件设计人员和电子设 计自动化EDA工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用Verilog HDL 或VHDL建 模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表Netlist ，根据型仿真验证无误后用于制造ASIC芯片或写入EPLD和FPGA器件中。 Verilog HDI是一种硬件描述语言(HDL:Hardware Discription Language)，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL 就是在用途最广泛的C语言的基础上发展起来的一种件 描述语言，它是由GDA(Gateway Design Automation) 公司的PhilMoorby 在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真 器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应 用。1989年CADENC公司收购了GDA公司，使得Verilog HDL 成为了该公司的独家专利。1990年CADENC公司公开发表了Verilog HDL, 并成立LVI 组织以促进Verilog HDL 成为IEEE 标准，即IEEE Standard 1364-1995. Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可 以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安 排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬 件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。 2关于课程设计 2. 1 课程设计目的 理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用Verilog HDL 语言去控制将会使我们对本专业知识可以更好地掌握。 2. 2 课程设计的内容 1用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计 2智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答器