湖北师范学院电工电子实验教学省级示范中心电子版实验报告
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抢答器
一．任务解析
用Verilog 硬件描述语言设计抢答器，实现：
1、四人通过按键抢答，最先按下按键的人抢答成功，此后其他人抢答无效。
2、每次只有一人可获得抢答资格，一次抢答完后主持人通过复位按键复位，选手再从新抢答。
3、有从新开始游戏按键，游戏从新开始时每位选手有5分的初始分，答对加1分，答错扣1分，最高分不能超过9分，当选手得分减为0时取消该选手抢答资格。
4、选手抢答成功时其对应的分数闪烁。
二．方案论证（画框图并分析）
抢答部分（对应snatch 模块）在quartusII 下的仿真原理图如下所示：
抢答部分的代码如下：
计分模块的代码如下：
顶层模块的代码如下：
三．重难点解析
抢答器的核心部分为巧妙地利用D触发器的反馈，在检测到第一个上升沿时将按键（未按下时接低电平）接入的与门锁住，以保证与门只有一个上升沿输出，从而实现“最先按下按键的人抢答成功，此后其他人抢答无效”。在与门输出上升沿的同时检测按键，以确定是哪位选手抢答，用寄存器存下抢答选手的信息，最后确定哪个led灯亮以及那位选手对应的分数闪烁。至于取消0分选手抢答资格，则是将各选手的分数反馈到选手抢答的按键，通过与门关闭相应选手按键上升沿的进入。其他功能的实现相对简单，在此不再赘述。
将各模块代码写好并测试后，在主模块中调用并分配引脚，引脚分配好后，从新编译、下载就可实验了。分别验证上述的各种功能，看是否达到预期的效
果。
四．硬件资源分配（给出引脚分配说明）
芯片选用EP1K30TC114-3，clr接全局清零键pin124，start（游戏从新开始键）接pin49，up（加分键）接pin47，down接pin48，四个抢答按键key3、key2、key1、key0、分别接pin59、pin60、pin62、pin63，7段数码管的7盏灯a、b、c、d、e、f、g分别pin118、pin119、pin120、pin121、pin122、pin128、pin130，数码管选择信号sel0、sel1、sel2分别接pin132、pin133、pin135，抢答指示灯led0、led1、led2、led3分别接pin136、pin137、pin138、pin140。
五．结果分析
验证过程如下：
1、分别按下start和clr键，游戏处于初始状态，此时8个数码管等间隔地显
示4个5分，分数不闪烁。
2、按下key0键，此时led0亮，第一个分数闪烁，再按其他按键，数码管及灯
的状态不变。按下clr键，再同时按下几个按键，仍只有一个灯亮，且对应的分数闪烁，在按下clr键之前不管怎么按四个抢答键，数码管及灯的状态不变。
3、不断按下key1键抢答并给其加分，一直加到9，发现分数加到9时不能再
加了。
4、不断按下key2键抢答并给其减分，一直减到0，发现分数减到0时再按key2
抢答时没反应，led2不亮且对应的分数也不闪。而按其他键抢答仍然有效。
通过对以上结果的分析发现，该抢答器具备了我们当初要求的功能，该抢答器总体上是比较成功的。
六．经验总结
经过多次的修改和调试，实验总算成功了，在看到试验箱上的效果时，我内心非常激动，感觉当初的汗水总算没白费，多次失败的烦躁烟消云散，几近崩溃的意志也迅速放松下来。写这么一些代码就能实现你想要的功能，不得不让人感慨EDA的神奇以及立下学好EDA的誓言。
当然，在品味成功的喜悦时，我们还要思考实验的得与失。以下是本次试验的心得：
1、在实验的开始阶段，我对所写的代码进行了波形仿真，发现
波形仿真的结果是对的，而下到芯片去测试时，效果就不对了，
经过多次修改，实验现象才逐步达到理想状态。因此，我觉得我
们学EDA不能完全以来波形仿真，而应多在试验箱上测试，那里
才是真正检验程序对错的地方。
2、在连接各个模块的时候我明白了一定要注意各个输入、输出
引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹
配，才能得出正确的结果，否则，出现任何一点小的误差就会导
致整个文件系统的编译出错。
总之，EDA作为前沿学科，对于我们电子信息工程专业的学生来说，学习EDA对我们知识面以及运用知识的能力的提高有很大的帮助。相信自己学习的脚步不会停止！
感谢老师孜孜不倦的教诲。相信在EDA学习过程中自己思维能力、学习能力、思考方式的提高，定会在以后的学习过程中给我带来很大的帮助。
四 路 抢 答 器 设 计 实 验 报 告 信息科学技术学院自动化*班 ****
四路抢答器设计实验报告 一、设计任务： 1、巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能 力。 2、养成根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力。 3、通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、 调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。 4、学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行 数字电子电路实验的基本技能。 二、技术指标 抢答器是一种具有优先输出的电子电路。它的基本功能是，在四组参赛的情况下，首先抢答者发出抢答信号，此时其他参赛组的抢答电路即失去控制作用。在优先抢答者解除抢答信号后，电路才自动恢复到各组又可均等抢答的状态中。 1、设计一个可供4人进行的抢答器。 2、系统设置复位按钮，按动后，重新开始抢答。
3、抢答器开始时数码管无显示，选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。抢答后显示优先抢答者序号，同时发出音响。并且不出现其他抢答者的序号，这样其它选手无法再抢答，达到抢答目的。 4、抢答器具有定时抢答功能，本抢答器的时间设定为10秒，当主持人启动“开始”开关后，定时器开始减计。 5、设定的抢答时间，选手可以抢答，这时定时器开始工作，显示器上显示选手 的和抢答时间。并保持到主持人按复位键。 6、当设定的时间一到，而无人抢答时，本题报废，选手们无法再抢答，同时扬 声器报警发出声音，定时器上显示0。 三、元件清单：
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告 设计题目智力竞赛抢答器逻辑电路设计指导教师戚桂美职称讲师 姓名*** 学号2009******* 日期2011/7/12
智力竞赛抢答器逻辑电路设计 计算机与信息工程学院 2009级 2009******* 指导教师戚桂美讲师 摘要设计一个可以容纳4名选手或4个代表队比赛的抢答器。设置一个系统清除和抢答控制开关S，该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 关键字抢答器电路图 74LS74 1引言 智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们增加些科学知识和生活常识。 在进行智力竞赛抢答时，各参赛者考虑好后都想抢先答题。如果没有合适的设备，有时难以分清它们的先后，是主持人感到为难。为了使比赛能顺利进行，需要有一个能判断抢答先后的设备，来做一个公正的裁判员。称之为智力竞赛抢答器。 2设计任务及主要技术指标和要求 2.1 主要的设计指标和要求 主持人没有宣布抢答开始时，抢答不起作用；在主持人宣布抢答开始后，可以进行抢答。它的任务是从若干名参与者中确定出最先的抢答者，立即将其编号锁存，并在LED数码管上显示选手的编号，同时用声和光提示。此外，封锁输入电路，禁止其他选手抢答，优先抢答选选手的编号一直保存到主持人将系统清零为止。为此我们小组决定就这次机会设计一个低成本但又能满足需要的四路智力竞赛抢答器。
2.2 设计任务和要求 (1) 设计一个可以容纳4名选手或4个代表队比赛的抢答器。 (2)设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 3工作原理 接通电源后： 主持人的开关拨到“清除”状态，此时抢答器处于禁止状态，编号显示器处于“0”；主持人将开关设置为“开始”状态，并宣布“开始抢答”，此时抢答器开始工作。 当参加智力竞赛的选手摁下手中的抢答器时，蜂鸣器和LED数码管会用声和光提示，并显示该小组的编号。 只有最先抢答者的编号才能被锁存，并在LED数码管上显示选手的编号，同时用声和光提示。 由以上两个条件可以想到： 用D触发器来实现，D触发器是一个输出跟输入一样的触发器。 将主持人的开关和D触发器的清零端相连。 D触发器是一个在CP脉冲上升沿时反转的触发器。所以只要有一个抢答器输出为1时，就让所有抢答器的脉冲没有上升沿，这样就轻而易举的让其他小组的抢答无效了。 蜂鸣器和LED数码管的提示延续到主持人清零为止，不能在变。 当一轮抢答结束后，主持人将其清零，准备下一轮抢答。
数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林
摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是
6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与
摘要 现代生活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电子表、智能仪器表及其它很多领域中，它给我们带来的不仅是工作上的方便，而且也给我们的生活娱乐添滋加彩。这次EDA课程设计中，我做的是四人抢答器，基于设计要求，本文主要是从锁存器及计数器功能和VHDL语言着手，但侧重点在用VHDL语言上。首先简单介绍一下数字电路、EDA、VHDL等的有关知识，其次介绍了一下设计要求和我的设计构想，再运用VHDL语言特点，写出程序代码，最后是一些总结和抢答器部分实验电路图与倒计时设计的电路图和用MAX+PLUSII软件仿真的结果部分图附录等部分。 关键词：置位；复位；锁存；计数器；七段显示器；MAX+PLUSII；译码器 目录 摘要： (1) 引言: (2) 一、设计任务及要求: (2) 二、题目分析与整体构思: (2) 三、VHDL程序设计: (3) 四、心得体会及模型评价与推广: (5) 附录: (6) 参考文献: (10)
引言 数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。 EDA技术又称电子设计自动化，它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助工程（CAE），电子系统设计自动化（ESDA）3个阶段。前两个阶段的EDA产品都只是个别或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。 VHDL（VERY HIGH SPEED INTEGRA TED CIRCUIT HARDW ARE DESCRIPTION LANGUAGE）语言最早是有美国国防部提出的，它支持行为领域和结构领域的硬件描述，并且可以从最抽象的系统级一直到最精确的逻辑级，在描述数字系统时，可以使用前后一致的语义和语法跨越多个层次，并且使用跨越多个级别的混合描述模拟该系统。因此，它可以由高层次行为描述子系统及低层次详细实现子系统所组成的系统模拟。它有两个版本IEEEStd1076-1987[LRM87]和IEEEStd1076-1993[LRM93]，他们并不完全兼容，但做一些修改就可以兼容了。 许多公司都为VHDL开发出了编译和仿真软件，其中Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面。 一、设计任务及要求： 本设计要求做一个四人抢答器，并要求当有某一参赛者首先按下抢答开关时，相应 显示灯亮并报警，此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于等于100s（显示0-99），时间采用倒计时方式。当到达限定时间，发出警告。 二、题目分析与整体构思： 对于一个四人抢答器，四个选手在电路中的起始控制作用是一样的，当裁判员宣布开始抢答时，谁先按下他前面的控制开关，他的灯就会亮，而且这时其他人再怎么按，也就不会亮了，说明每个人对其他人都有一个先发制人的作用，及每个人都在时间控制下，能锁存住其他选手的功能。当有一个指示灯亮了，计数器就开始从99开始倒计时，到0时还要警告声，这样计数器开始工作就是在指示灯的指示下工作。 可以设四个人分别为输入端A，B，C，D；因为四个输入端在VHDL中，要求四个输入端
一、设计内容： 为了保证抢答竞赛的公正性、准确性、提高竞赛得分的透明性并能产生激烈的竞赛气氛，要求由电子电路实现一个多人参赛,具备限时开始抢答, 限时结束抢答, 抢答结束后有声、光指示并能加/减计分的“竞赛抢答器”。 二、主要要求及指标： 1. 设一个主持人按键, 供主持人宣布抢答开始. 抢答开始后, 四个抢答 按键才有效, 同时启动限时定时器。 2. 设四个抢答按键供四人抢答使用，第一个抢答键按下后要锁住抢答器， 并用声、光指示，要显示是几号按键抢到。后按的抢答键不起作用。 3. 安排倒计数定时器。开始后若预定时间内无人抢答，自动给出信号停止 抢答。倒计数定时器的时间可以随意预置。倒计数计数脉冲要准确。 4．设两个计分按键，加/减由主持人控制。 5．每组安排一个三位加/减可逆计数器实现计分，从预置的１００分开始，答对者加１０分，答错则扣１０分。 三、设计思路及电路工作原理： 设计思路及原理 根据要求可以将电路分为三大部分，控制抢答结果的抢答电路；负责倒计时的倒计时电路；完成分数加减的计分电路。其中抢答电路最为重要，倒计时电路与计分电路都由抢答电路控制，倒计时电路与计分电路有很多相似的地方所用的芯片应该相似，关键在于如何将三个电路联系在一起。 抢答电路要实现的功能是在主持人开关控制下能够让四个选手抢答，并且在第一个人抢答之后其他人不能抢答。这就要求电路能够进行优先编码并且能够锁存优先编码。编码器使用74LS148能够实现四位的抢答，要实现锁存只需要将该芯片的使能端EI变成高电平。能够让主持人控制编码器可以通过基本RS触发器或者与非门实现，但是后者显然逻辑会比较复杂所以放弃。 倒计时电路，可以通过秒脉冲触发计数器的使其实现倒计时，同时要在有选手抢答后停止倒计时，就需要计数器有一个类似使能端的端口。使用74LS192芯片可以将秒脉冲接入DOWN端UP端接高电平能够实现单一的倒计时。需要倒计时停止的时候，可以给CLR端输入高电平，此时计时器清零。同时也可以使用
2009—2010学年第二学期 《数字电子技术课程设计》报告 专业班级：电气-08-1 姓名：曹操 学号：08051127 设计日期：2010年8月23日~27日 一．设计题目 多功能数字钟电路设计 二．设计任务及要求 多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。 对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。 管脚分配如下表： 端口名使用模块信号对应FPGA管脚说明 S1 按键开关S1 R16 调整小时 S2 按键开关S2 P14 调整分钟 RST 按键开关S8 M15 复位 LED LED模块D1 L14 整点倒计时 LEDAG0 数码管模块A段N4 时间显示 LEDAG1 数码管模块B段G4 LEDAG2 数码管模块C段H4 LEDAG3 数码管模块D段L5 LEDAG4 数码管模块E段L4 LEDAG5 数码管模块F段K4 LEDAG6 数码管模块G段K5 SEL0 数码管选择位1 M4 8个数码管
Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
抢答器课程设计报告 我们要掌握抢答器电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。 1、本课题要求设计一台可供4名选手参加比赛的智力竞赛抢答器。 2、4名选手编号为1、2、 3、4各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1、2、3、4。 3、设置一个系统清除和抢答控制开关S，该开关由主持人控制。 4、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，改选手编号立即锁存，并在编号显示器上显示该编号，同时扬声器给出音响提示，同时封锁输入编码电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 本设计主要由COMS系列数字集成电路CD4511、NE555等组成。其工作原理为：接通电源后，将开关拨到”清除”状态，抢答器处于禁止状态，编号显示器不亮；将开关置于“开始”状态，抢答器开始工作。在抢答时，抢答器完成：优先判断、编号锁存、编号显示、蜂呜发音。当一轮抢答之后，如果再次抢答必须再次操作“清除”和“开始”状态开关抢答器才能工作。 1、开关编码电路
电路中，R1、R2、R3、R4、用于分压，当任一开关按下时，相应的输出为高电平，否则为低电平。电路直接把每个开关对应的BCD8421码中为“1”的隔着二极管连到对应的线上，其中二极管的作用是防止短路。当某个开关按下时，与它相连的输出线将为高电平，其它输出线为低电平，输出既为这个开关的8421码。 2、显示电路 这部分电路要求将编码电路送入8421码，译为十进制数并驱动七段数码显示管显示出答题者的编号。CD4511是一块BCD—十进制译码/驱动器，并带有锁存端口。 3、控制电路 这部分电路的作用完成三个任务：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是使其他选手按键操作无效；三是防止提前按键。 按下未按下“开始”按钮前，CD4511BLANKING引脚为低电平，CD4511不工作，可防止抢答者提前按键。当“开始”按下后，当所有抢答者开关均未按下时，锁存器输出全为低电平，该信号作为锁存器使能端LD的控制信号，使锁存器处于等待接收触发输入状态；当任一开关按下时，输出信号中必有一路为高电平，经逻辑或运算后U1A输出为高电平。一但有高电平输入，不管另一输入端状态如何，输出保持高电平不变，这个电平控制CD4511锁存端使其他按键操作无
数字电路课程设计智力竞赛抢答器设计报告
目录 一、设计题目 (1) 二、设计要求与设计说明 (1) 三、课题分析与设计说明 (2) 四、设计思路及原理 (2) 五、单元设计及实现 (3) 1、抢答信号产生电路 (3) 2、编码电路 (3) 3、锁存电路 (4) 4、译码电路 (5) 5、延时电路 (6) 6、振荡电路 (7) 六、总体设计及实现 (9) 七、调试仿真 (10) 八、零件表 (12) 九、设计总结 (13) 十、参考资料 (13)
一、设计题目 智力竞赛抢答器 二、设计要求与设计说明 1、最多可以容纳5名选手或5个代表队参加比赛，他们的编号分别为1、 2、 3、 4、5，各用一个抢答按钮，其编号与参赛者的号码一一对应，此外，还有一个按钮给主持人用来清零，这些按钮（共六个）均采用自制的触摸按钮。 2、抢答器具有数据锁存功能，并将所锁存的数据用LED数码管显示出来。主持人将抢答器清零后，若有参赛者的手指触及抢答器触摸按钮，数码管立即显示出最先动作的选手的编号，同时蜂鸣器发出间歇式声响，声音持续时间约一秒钟。 3、抢答器对参赛选手动作的先后有很强的分辨能力。即使他们动作的先后只相差几毫秒，抢答器也能分辨出来。也就是说，数码管不显示后动作选手的编号，只显示先动作选手的编号并保持到主持人清零为止。 4、在各抢答按钮为常态时，主持人可用清零按钮将数码管变为零态，直至有人使用抢答按钮为止。 5、画出总体电路图并列出元器件清单。
三、课题分析与设计说明 智力竞赛抢答器的抢答部分由抢答信号产生电路、编码电路组成，锁存和显示最先动手选手编号的功能由锁存电路、译码电路组成，延时电路在按钮按下后提供一个约一秒的电平信号，经振荡电路振荡送至蜂鸣器，使蜂鸣器产生约一秒的提示音。主持人清零功能由信号产生电路和锁存电路共同实现。 四、设计思路及原理 模块化电路：方便电路安装和调试。 将电路分为抢答信号产生电路、编码电路、锁存电路、译码电路、延时电路、振荡电路。 抢答信号产生电路是一组自恢复按钮，提供用以编码的电平信号，编码电路实现将按钮编号编码为二进制数，锁存电路实现对编码的二进制数的锁存，以及将二进制数输入译码电路，译码电路实现将二进制数译码并显示在数码管上，延时电路在按钮按下后产生一个约一秒的电平信号，触发振荡电路，振荡电路起振，蜂鸣器产生约一秒的间断提示音。
电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；
4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图
1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。
六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时
《数字电子技术基础》课程设计任务书 专业：电气工程及其自动化班级：13电气专升本 学号：130732002 姓名：陈云飞 指导教师：耿素军 二零一三年十一月二十六日
四路数电抢答器 一、课程设计（论文）要求及原始数据（资料）: 1)设计制作一个容纳4组参赛队的数字式抢答器，每组设置一抢答按钮供抢答者使用。 2)设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。 3)设计定时电路，声、光报警或音乐片驱动电路。 4)设计控制逻辑电路，启动、复位电路。 5)设计计分电路，犯规电路。 6)安装自己设计的电路和仿真。 7)写出设计报告。 二、课程设计进度: 二、主要参考文献 【1】阎石《数字电子电路》. 北京：高等教育出版社. 2007 【2】康华光. 《电子技术基础》（数字部分）. 北京：高等教育出版社. 2000 【3】何小艇《电子系统设计》浙江大学出版社，2000 【4】董诗白《数字电子技术》高等教育出版社，2001 【5】吕思忠《数字电路实验与课程设计》，2001
专业班级 13电气专升本学生陈云飞李安瑞王菲安浩然王克强 课程设计(论文) 工作截至日期 2013-12-10 课程设计评语 课程设计成绩;
目录 1课程设计目的 (1) 2设计指标 (1) 3 总体框题设计 (1) 4方案设计 (2) 5总电路图设计 (8) 6使用元件 (9) 7总结 (10) 8 参考文献 (11)
一、课程设计目的 1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。 2.熟悉数字集成电路的设计和使用方法。 二、设计指标 (1)设计制作一个容纳4组参赛队的数字式抢答器，每组设置一抢答按钮供抢答者使用。 (2)设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。 (3)设计定时电路，声、光报警或音乐片驱动电路。 (4)设计控制逻辑电路，启动、复位电路。 (5)设计计分电路，犯规电路。 (6)安装自己设计的电路和仿真。 （7）写出设计报告。 三、总体框图设计 当主持人宣布开始，定时电路开始秒脉冲电路的作用而进行倒记时，并通过译码器在显示器中显示。报警电路给出声音提示。当选手首先按某一开关键时，可通过触发锁存电路被触发并锁存，在输出端产生相应的开关电平信息，同时为防止其它开关随后触发而产生紊乱，最先产生的输出电平变化又反过来将触发电路锁定。然后在译码器中译码，将触发器输出的数据转换为数码管需要的逻辑状态。最后在显示电路中显示出所按键选手的号码。若有多个开关同时按下时，则在它们之间存在着随机竞争的问题，结果可能是它们中的任一个产生有效输出。如图1.
数字式竞赛抢答器设 计报告 1、设计任务与要求 （1）设计一个可容纳7组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。 选做扩展功能： （5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。 2、设计原理
定时抢答器的总体框图如图1所示，它由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成各选手的得分显示功能。 定时抢答器的工作过程是：接通电源时，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（4）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。 单元电路设计： （1）抢答电路 抢答电路包括抢答按钮、优先编码电路、锁存器、译码显示电路。抢答电路的功能有两个：一是能分辨出选手按键的先后，并锁存优先抢答者的编号，供译码显示电路用；二是要使其他选手的按键操作无效。
生产实习报告 班级：通信13-2班 姓名：闫振宇 学号：1306030222 成绩： 电子与信息工程学院 信息与通信工程系
基于verilog 数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a. 有源晶振频率：50MHZ ； b. 测试计时范围：00' 00” 00 ~ 59 '，59显”示9的9 最长时间为59 分59 秒； c. 数字秒表的计时精度是10ms； d. 显示工作方式：六位BCD 七段数码管显示读数，两个按钮开关(一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停)。 3. 设计原理秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应； 6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器连接。 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用Verilog 语言实现。这样设计具有体积小，设计周期短，调试方 便，故障率地和修改升级容易等特点。 本设计采用依次采用以下设计方法： 1）按键输入缓存，键盘消抖设计；
课程设计说明书 题目：多路抢答器设计 二级学院机械工程学院 年级专业14级机械设计制造及其自动化学号1401210012 学生姓名曾骏 指导教师洪云 教师职称讲师
目录 摘要 (1) 一、绪论 (1) 1、单片机抢答器的背景 (1) 2、单片机的应用 (2) 3、抢答器的应用 (3) 二、方案设计 (4) 1、总方案设计 (4) 2、基本功能 (4) 3、扩展功能 (5) 三、硬件电路设计 (6) 1、单片机的选择 (6) 2、各模块设计 (7) 2.1、单片机最小系统 (7) 2.2、抢答按键电路 (8) 2.3、显示器电路 (8) 2.4、蜂鸣器音频输出电路 (9) 四、软件设计 (10) 1、程序设计 (10) 2、主程序设计 (11) 五、心得体会 (12) 附录 1.程序清单 (13) 2.硬件图 (23) 六、参考文献 (24)
摘要 此次设计使用AT89C51单片机为核心控制元件,设计一个简易的抢答器，与数码管、报警器等构成八路抢答器，利用了单片机的延时电路、按键复位电路、时钟电路、定时/中断电路等。设计的抢答器具有实时显示抢答选手的号码和抢答时间的特点，而复位电路，则使其能再开始新的一轮答题和比赛，与此同时还利用汇编语言编程，使其能够实现一些基本的功能。 本次设计系统实用性强、判断精确、操作简单、扩展功能强等。它的功能实现是比赛开始，主持人读完题之后按下总开关，则计时开始，此时数码管开始进行1s的减计时，直到有一个选手按下抢答按钮，这时对应的数码管上会显示出该选手的编号和抢答所用的时间，同时该选手的报警器也会发出声音，来提示有人抢答本题。如果在规定的30s时间内没有选手做出抢答，则此题作废，即开始重新一轮的抢答。 关键词：单片机、抢答器、数码管、报警器 一、绪论 1、单片机抢答器的背景 二十世纪跨越了三个“电”的时代，即电气时代、电子时代和现已进入的电脑时代。这种电脑，通常是指个人计算机，简称PC机。它由主机、键盘、显示器等组成。还有一类计算机，大多数人却不怎么熟悉。这种计算机就是把智能赋予各种机械的单片机（亦称微控制器）。单片机的最小系统只用了一片集成电路，即可进行简单运算和控制。因为它体积小，通常都藏在被控机械的“肚子”里。它在整个装置中，起着有如人脑的作用，要是它出了毛病，那么整个装置就将瘫痪。现在，这种单片机的使用领域已十分广泛，如智能仪表、实时工控、通讯设备、导航系统、家用电器等。各种产品一旦用上了单片机，就能起到使产品升级换代的功效，常在产品名称前冠以形容词--“智能型”。如智能型洗衣机等。现在有些工厂的技术人员或其它业余电子开发者搞出来的某些产品，不是电路太复杂，就是功能太简单且极易被仿制。究其原因，可能就卡在产品未使用单片机或其它可编程逻辑器件上。
数电课程设计八路智力竞赛抢答器设 计
课程设计任务书 题目: 八路智力竞赛抢答器设计 初始条件： ◆教材：《电子线路设计·实验·测试》第三版谢自美主编华中 科技大学出版社 ◆元器件：74LS48三片，72LS192两片，74LS279、74LS148、 74LS00、74LS11、555各一片，数码管三个，发光二极管一个，开 关、电阻、电容若干，面包板，导线若干 ◆仿真：Proteus仿真软件 要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） ◆多路智力竞赛抢答器功能要求： 基本功能： 1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，她们的编号分别是0、1、2、3、4、5、6、7，各用一个抢 答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、 S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。
3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编 号，同时扬声器给出音响提示。另外，要封锁输入电路，禁止其 它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零 为止。 扩展功能： 1．抢答器具有定时抢答的功能，且一次抢答的时间能够由主持人设定。当节目支持人按下“开始”按钮后，要求定时器立即倒计 时，并在显示器上显示，同时扬声器发出短暂的声响，声响持续 时间0.5s左右。 2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系 统清零为止。 3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显 示器上显示00. 报告要求： 课程设计的内容要求用A4纸打印，且页数不得少于20页。 时间安排：
数字电子技术课程设计 题目: 八路智力竞赛抢答器设计 姓名: 专业: 电子科学与技术 班级: 122班
学号: 指导教师: 20 年月日 安徽科技学院理学院
八路智力竞赛抢答器设计 一、课程设计题目（与实习目的） （一）、题目：八路智力竞赛抢答器设计 （二）、实习目的： 1．进一步掌握数字电路课程所学的理论知识。 2．熟悉几种常用集成数字芯片的功能和应用，并掌握其工作原理，进一步学会使用其进行电路设计。 3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。 4．培养认真严谨的工作作风和实事求是的工作态度。 5．数点课程实验是大学中为我们提供的唯一一次动手实践的机会，增强动手实践的能力。 二、任务和要求 实现抢答器的方法很多，如EPROM编程、RAM编程、单板机、单片机等，都可以组成抢答器系统。 （1）抢答器设计要求 设计一个抢答器，基本要求： 1. 抢答器可以实现基本抢答；可同时供8名选手或8个代表队参加比赛，他们 的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与 选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭 灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 三、总体方案的选择 （1）总体方案的设计 针对题目设计要求，经过分析与思考，拟定以下二种方案： 方案一：该方案是将抢答按钮先直接与锁存器而不是优先编码器相连，将最先抢答的选手的编号锁定，再依次经过优先编码器、译码器和七段显示器，最后显示的是抢答选手的编号，经过优先编码器后的信号到单稳态触发器，单稳态触发器又与报警电路直接连接，所以显示编号的同时可以发出报警信号。另外由主持人控制开关和其他部分电路通过门电路实现对抢答电路、定时电路和报警部分电路的控制。 主体框图如下：