本科实验报告
课程名称：现代控制理论
实验项目：状态反馈和状态观测器的设计实验地点：中区机房
专业班级：自动化学号：
学生：
指导教师：
年月日
现代控制理论基础
一、实验目的
（1）熟悉和掌握极点配置的原理。
（2）熟悉和掌握观测器设计的原理。
（3）通过实验验证理论的正确性。
（4）分析仿真结果和理论计算的结果。
二、实验要求
（1）根据所给被控系统和性能指标要求设计状态反馈阵K。
（2）根据所给被控系统和性能指标要求设计状态观测器阵L。（3）在计算机上进行分布仿真。
（4）如果结果不能满足要求，分析原因并重复上述步骤。
三、实验容
（一）、状态反馈
状态反馈是将系统的状态变量乘以相应的反馈系数，然后反馈到输入端与参考输入叠加形成控制作为受控系统的控制输入，采用状态反馈不但可以实现闭环系统的极点任意配置，而且也是实现解耦和构成线性最优调节器的主要手段。
1.全部极点配置
给定控制系统的状态空间模型，则经常希望引入某种控制器，使得该系统的闭环极点移动到某个指定位置，因为在很多情况下系统的极点位置会决定系统的动态性能。
假设系统的状态空间表达式为
（1）
其中 n m C r n B n n A ???::;:;: 引入状态反馈，使进入该系统的信号为
Kx r u -=
（2）
式中r 为系统的外部参考输入，K 为n n ?矩阵. 可得状态反馈闭环系统的状态空间表达式为
（3）
可以证明，若给定系统是完全能控的，则可以通过状态反馈实现系统的闭环极点进行任意配置。
假定单变量系统的n 个希望极点为λ1,λ2, …λn, 则可以求出期望的闭环特征方程为
=)(*s f (s-λ1)(s-λ2)…(s-λn )=n n n a s a s +++-Λ11
这是状态反馈阵K 可根据下式求得
K=[])(100*1A f U c -Λ
（4）
式中[]b
A Ab b U n c 1-=Λ
，)(*
A f
是将系统期望的闭环特征方程式中
的s 换成系统矩阵A 后的矩阵多项式。 例1已知系统的状态方程为
u x x ??
??
?
?????+??????????---=?
111101101112 采用状态反馈，将系统的极点配置到-1，-2，-3，求状态反馈阵K..
其实，在MATLAB 的控制系统工具箱中就提供了单变量系统极点
配置函数acker(),该函数的调用格式为 K=acker(A,b,p)
式中，p 为给定的极点，K 为状态反馈阵。
对于多变量系统的极点配置，MATABLE 控制系统工具箱也给出了函数place(),其调用格式为 K=place(A,B,P) 例2 已知系统的状态方程为
u x x ?????
?
??????----+?????????
???-------=?31303
142
95141020338213101400 求使状态反馈系统的闭环极点为-2，-3，（-13j ±）/2的状态反馈阵K 。
（二）．状态观测器的设计
1.全维状态观测器的设计
极点配置是基于状态反馈，因此状态x必须可测量，当不可测量时，则应涉及状态观测器来估计状态。
对于系统（5）若系统完全能观测则可构造如图所示的状态观测器。
由上图可得状态观测器的状态方程为
x=Ax+Bu-LCx+Ly
即x=(A-LC)x+Bu+Ly
其特征多项式为 f(s)=|sI-(A-LC)|
由于工程上要求x 能比较快速的逼近x ，只能调整反馈阵L ，观测器的极点就可以任意配置达到要求的性能，所以，观测器的设计与状态反馈极点配置的设计类似。
假定单变量系统所要求的n 个观测器的极点为λ1，λ2……λn ,则可求出期望的状态观测器的特征方程为
f*(s)=( λ-λ1)( λ-λ2)……( λ-λn)=s n +a 1s 1-n +……+a n 这时可求得反馈阵L 为
L=f*(A)V 01
-?????????
?
??????????1 (00)
式中 V0=??????
??
?
???????????
-A n C CA C 1 ，f*(A)是将系统期望的观测器特征方程中s 换成系统矩阵A 后的矩阵多项式。
利用对偶原理，可使设计问题大为简化，求解过程如下： 首先构造系统式（5）的对偶系统
?????=+=?
Z
w n
z B C A T
T T （6） 然后，根据下试可求得状态观测器的反馈针L 。
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。
图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:
暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法
数字时钟设计实验报告
电子课程设计题目：数字时钟
数字时钟设计实验报告一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图：
图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 图二 秒脉冲信号发生器 译译译时计 分计秒计 校 时 电 路 秒信号发生器
（二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下：
实验七 状态反馈与状态观测器 一、实验目的 1. 掌握用状态反馈进行极点配置的方法。 2. 了解带有状态观测器的状态反馈系统。 二、实验原理 1. 闭环系统的动态性能与系统的特征根密切相关，在状态空间的分析中可利用状态反馈来配置系统的闭环极点。这种校正手段能提供更多的校正信息，在形成最优控制率、抑制或消除扰动影响、实现系统解耦等方面获得广泛应用。在改善与提高系统性能时不增加系统零、极点，所以不改变系统阶数，实现方便。 2. 已知线形定常系统的状态方程为 x Ax Bu y cx =+=为了实现状态反馈，需要状态变 量的测量值，而在工程中，并不是状态变量都能测量到，而一般只有输出可测，因此希望利用系统的输入输出量构成对系统状态变量的估计。解决的方法是用计算机构成一个与实际系统具有同样动态方程的模拟系统，用模拟系统的状态向量 ?()x t 作为系统状态向量()x t 的估值。状态观测器的状态和原系统的状态之间存在着误差，而引起误差的原因之一是无法使状态观测器的初态等于原系统的初态。 引进输出误差?()()y t y t -的反馈是为了使状态估计误差尽可能快地衰减到零。状态估计的误差方程为 误差衰减速度，取决于矩阵（A-HC ）的特征值。 3. 若系统是可控可观的，则可按极点配置的需要选择反馈增益阵k ，然后按观测器的动态要求选择H ，H 的选择并不影响配置好的闭环传递函数的极点。因此系统的极点配置和观测器的设计可分开进行，这个原理称为分离定理。 三、实验内容 1. 设控制系统如6.1图所示，要求设计状态反馈阵K ，使动态性能指标满足超调量%5%σ≤，峰值时间0.5p t s ≤。
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端
CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。
v .. . .. 自动控制原理 实验报告 院系名称：仪器科学与光电工程学院 班级：141715班 姓名：武洋
学号：14171073 实验六状态反馈与状态观测器 一、实验目的 1.掌握用状态反馈进行极点配置的方法。 2.了解带有状态观测器的状态反馈系统。 3.理解系统极点、观测器极点与系统性能、状态估计误差之间的关系。 二、实验内容 1.系统G(s)=如图 2.6.1所示，要求设计状态反 馈阵K，使动态性能指标满足超调量% 5 %≤ σ，峰值时间s t p 5.0 ≤ 。 图2.6.1二阶系统结构图 2．被控对象传递函数为 57 . 103 945 .3 100 ) ( 2+ + = S S s G 写成状态方程形式为 CX Y Bu AX X = + = 式中 ? ? ? ? ? ? - - = 945 .3 57 . 103 1 A ; ? ? ? ? ? ? = 1 B ; []0 100 = C
为其配置系统极点为； 观测器极点为。 分别计算状态反馈增益阵和观测矩阵，并进行实验验证。 分别改变几组系统极点和观测器极点，各自比较系统阶跃响应差异。 被控对象的模拟电路图如图2.6.2所示。 图2.6.2 模拟电路图 带有状态观测器的状态反馈系统方框图如图2.6.3所示 图2.6.3 计算机实现带有状态观测器的状态反馈系统图 图2.6.3中虚线内表示连续域转换成离散域在计算机中的实现方法： 其中 AT e G = B dt t H T ??? ??=?0)(?At e t =)(? 21?---K 维状态反馈系数矩阵，由计算机算出。 12?---L 维观测器的反馈矩阵，由计算机算出。 ---Kr 为使)(t y 跟踪)(t r 所乘的比例系数。 三、 实验原理 1. 闭环系统的动态性能与系统的特征根密切相关，在状态空间的分析中可 利用状态反馈来配置系统的闭环极点。这种校正手段能提供更多的校正信息，在形成最优控制率、抑制或消除扰动影响、实现系统解耦等方面获得广泛应用。在改善与提高系统性能时不增加系统零、极点，所以不改变系统阶数，实现方便。
24进制计数器逻辑功能及其应用 一、实验目的： 1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。 2. 掌握构成计数器的方法。 二、实验设备及器件： 1. 数字逻辑电路实验板1片 2. 74HC90同步加法二进制计数器2片 3. 74HC00二输入四与非门1片 4. 74HC04 非门1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。
四、实验内容
实验电路图： 用74HC00与非门和74HC04的非门串联，构成与门。74HC00的引脚图和真值表如图：
74HC04的引脚图与真值表如图： 按实验电路图，参照各个芯片的引脚图和真值表，连接电路。其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。 五、实验心得： 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。
三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器
四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。
设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。
计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。 8421 BCD 码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加 1, 编码顺序与8421 BCD 码一样，每个时钟脉冲完成一个计数周期。由于电路的状 态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。 4. 实验过程 1） 列出状态表 十进制计数器共有十个状态，需要4个D 触发器构成，其状态表1-1所示。 表1-18421 BCD 码同步十进制加计数器的状态表 计数脉冲 CP 的顺序 状态 状态（激励信号） Q3 Q2 Q1 Q0 Q3 (D3) Q2 (D2) Q1 (D1) Q3 (0D0) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 1 1 1 1 1. 实验内容 用D 触发器设计一个同步十进制计数器 2. 实验器材 3. 实验原理
10 0 1 (2)确定激励方程组 按表1-1可画出触发器激励信号的卡诺图，如图 4个触发器组合16个状态(0000 - 1111)，其中有6个转台(1010 - 1111 )在 8421 BCD 码十进制计数器中是无效状态， 表示。于是，得到激励方程组： 1-1所示。 在图 1-1所示的卡诺图中以无关项X Q Q ； Q. y Q" r Q, Q, Q ； Qs Q. < y Q ：
图1-1 (3)画出逻辑图，并且检查自启动能力 检查激励方程组可画出逻辑图，如图1-2所示。 为之地电平有效，如果系统没有复位信号，电路的 平计数器能够正常工作。 卡诺图 图中，各触发器的直接置0端 RESET 输入端应保持为高电
实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号
⑵功能： 表1 J-K触发器功能表 ⑶状态转换图： 图2 J-K触发器状态转换图
⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一
16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需
实验报告 实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器 对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器 对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。 进行加法计数：
实验报告 专业班级 姓名 学号 成绩评定 考核内容实验 表现 实验 报告 实验成果 或答辩 综合评 定成绩 成绩 电气与信息学院 和谐勤奋求是创新
实验教学考核和成绩评定办法 1．课内实验考核成绩，严格按照该课程教学大纲中明确规定的比重执行。实验成绩不合格者，不能参加课程考试，待补做合格后方能参加考试。 2．单独设立的实验课考核按百分制评分，考核内容应包括基本理论、实验原理和实验。 3．实验考核内容包括：1）实验预习；2）实验过程（包括实验操作、实验记录和实验态度、表现）；3）实验报告；权重分别为0.2 、0.4 、0.4；原则上根据上述三个方面进行综合评定。学生未取得1）和2）项成绩时，第3）项成绩无效。 4．实验指导教师应严格按照考核内容分项给出评定成绩，并及时批改实验报告，给出综合成绩，反馈实验中出现的问题。实验成绩在教师手册中有记载。 实验报告主要内容 一．实验目的 二．实验仪器及设备 三．实验原理 四．实验步骤 五．实验记录及原始记录 六．数据处理及结论 七. 思考题 八．实验体会（可选项） 注：1. 为了节省纸张，保护环境，便于保管实验报告，统一采用A4纸，实验报告建议双面打印（正文采用宋体五号字）或手写,右侧装订。 2. 实验类别指验证、演示、综合、设计、创新（研究）、操作六种类型实验。 3. 验证性实验：是指为了使学生巩固课程基本理论知识而开设的强调演示和证明，注重实验结果（事实、概念或理论） 的实验。 4. 综合性实验：是指实验内容涉及本课程的综合知识或本课程相关的课程知识的实验。 5. 设计性实验：是指给定实验目的、要求和实验条件，由学生自行设计实验方案并加以实现的实验。
肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班姓名 王园园 学号 2 实验日期2014年5 月26 日 实验合作者:李俊杰 老师评定 实验题目:时序逻辑电路——计数器实验 一、实验目的 (一)掌握由集成触发器构成计数器的方法。 (二)熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。 (三)学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。 (四)学习计数器清零端与置数端的功能、同步与异步的概念。 二、实验仪器: DZX-1型电子学综合实验装置 UT52万用表 芯片74LS00 74LS161 74LS192 三、实验内容 图5-1 74LS161构成N 进制计数器目标电路图 图5-2 74LS161引脚排列图 输入 输出 CR CP LD CT P CT T D 3D 2D 1D 0 n n n n Q Q Q Q 0123 C0 0 x x x x x 0 0 0 0 1 0 x x d 3d 2d 1d 0 d 3d 2d 1d 0 CO= CT T Q Q Q Q n n n 123 1 1 1 1 x 计数 CO=n n n n Q Q Q Q 0123 1 x 1 0 x x 保持 CO= CT T Q Q Q Q n n n 123 1 x 1 x x 保持 用十六进制同步加法计数器74LS161构成N 进制计数器的设计(异步清零,同步置数)
1.按图5-1接好。从CP端输入时钟脉冲。 2.将M端接高电平,并把计数结果记录下来。如下表5-2 3.将M端接低电平,并把计数结果记录下来。 4.如果将清零端与置数端接线交换,重复2、3步骤,计数器的N分别等于多少？ 答:2,3步骤N都为16 接线交换后,LD=1输入无效。加法计数器计数溢出后CO=1 => CR=0触发异步清零,然后CO=0 => CR=1,计数器重新从零开始加法计数,所以N=15
电子课程设计题目：数字时钟
数字时钟设计实验报告 设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 电路框图： 图一 数字时钟电路框图 电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位
1.实验内容 用D触发器设计一个同步十进制计数器 2.实验器材 编号器材型号个数 1 二输入与门74LS08 1 2 三输入与门74LS11 1 3 二输入或非门74LS02 1 4 三输入或非门74LS10 1 5 D触发器74LS74 2 6 导线若干 7 LED灯 4 8 电阻(200Ω) 1 3.实验原理 计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。8421 BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421 BCD码一样，每个时钟脉冲完成一个计数周期。由于电路的状态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。 4.实验过程 1）列出状态表 十进制计数器共有十个状态，需要4个D触发器构成，其状态表1-1所示。 表1-18421 BCD码同步十进制加计数器的状态表 计数脉冲CP的顺序 状态状态（激励信号） Q3 Q2 Q1 Q0 Q3（D3）Q2（D2）Q1（D1）Q3（0D0） 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0
（2）确定激励方程组 按表1-1可画出触发器激励信号的卡诺图，如图1-1所示。 4个触发器组合16个状态（0000 ~ 1111）,其中有6个转台（1010 ~ 1111）在8421 BCD码十进制计数器中是无效状态，在图1-1所示的卡诺图中以无关项×表示。于是，得到激励方程组： 图1-1 卡诺图 （3）画出逻辑图，并且检查自启动能力 检查激励方程组可画出逻辑图，如图1-2所示。图中，各触发器的直接置0端为之地电平有效，如果系统没有复位信号，电路的RESET输入端应保持为高电平计数器能够正常工作。
实验二十八 利用状态观测器实现状态反馈的系统设计 【实验地点】 【实验目的】 1、掌握用状态反馈进行极点配置的方法。 2、了解带有状态观测器的状态反馈系统。 3、练习控制性能比较与评估的方法。 【实验设备与软件】 1、MA TLAB 软件。 2、labACT 实验箱。 【实验原理】 1、闭环系统的动态性能与系统的特征根密切相关，在状态空间的分析中可利用状态反馈来配置系统的闭环极点。这种校正手段能提供更多的校正信息，在形成最优控制率、抑制或消除扰动影响、实现系统解耦等方面获得广泛应用。 2、为了实现状态反馈，需要状态变量的测量值，而在工程中，并不是状态变量都能测量到，而一般只有输出可测，因此希望利用系统的输入输出量构成对系统状态变量的估计。解决的方法是用计算机构成一个与实际系统具有同样动态方程的模拟系统，用模拟系统的状态向量 作为系统状态向量 的估值。 状态观测器的状态和原系统的状态之间存在着误差，而引起误差的原因之一是无法使状态观测器的初态等于原系统的初态。引进输出误差 的反馈是为了使状态估计误差尽可能快地衰减到零。 3、若系统是可控可观的，则可按极点配置的需要选择反馈增益阵k ，然后按观测器的动态要求选择H ，H 的选择并不影响配置好的闭环传递函数的极点。因此系统的极点配置和观测器的设计可分开进行，这个原理称为分离定理。 【实验内容、方法、过程与分析】 1、实验内容 设控制系统如图1所示，要求设计状态反馈阵K ，使动态性能指标满足超调量%5%≤σ，峰值时间s t p 5.0≤。 图 1 由图可得系统传递函数关系为: 21()()0.051 X s X s s =+ (1) 12()()()U s X s X s s -= (2) 1()()X s Y s = (3) 对上(1),(2),(3)化简并反变换:
数字电路与逻辑设计实验报告实验七计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：