集成电路课程设计
——基于锁相环的频率合成器的设计
学院：物理与信息工程学院
班级：2010级信通工程2班
姓名：李文（111000218）
同组：汪艺彬（111000228）
基于锁相环的频率合成器的设计
一、设计和制作任务
1．确定电路形式，画出电路图。
2．计算电路元件参数并选取元件。
3．组装焊接电路。
4．调试并测量电路性能。
5．写出课程设计报告书
二、主要技术指标
1．频率步进 100Hz
2．频率稳定度f =100Hz
3．电源电压 Vcc=10V
4. 频率输出范围 700.00KHz-799.90KHz
三、确定电路组成方案
原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f2=f3/N=f4 故f3=Nf2 (f2为基准频率)
当N变化时，或者N/M变化时，就可以得到一系列的输出频率f3。
图1原理框图
四、设计方法
（一）、振荡源的设计
用CMOS4069六反相器的三个与非门和2M 晶体组成2MHz 振荡器，如图。图中Rf1使F1工作于线性放大区。晶体的等效电感，C1、C2构成谐振回路。C1、C2可利用器件的分布电容不另接。
（二）、100HZ 标准信号源设计（即M 分频的设计）
本次课程设计采用的是2M 的晶
振，最终需要的是100HZ 的标准信号，因此中间需要设计个20000分频的分频器，即M=20000.
首先利用的双D 触发器74HC74的其中一个D 触发器构成二分频电路，把2M
2M 晶振 （f1）
M 分频 (f2)
相位比较器
低通滤波器
N 分频 (f4)
压控振荡器
(f3)
的输入进行二分频得到1M的输出。
根据4518的输出波形图，
可以看出4518包含二分
频、四分频、十分频，用二
片CD4518（共4个计数器）
组成一个10000分频器，也
就是四个十分频器，这样就可把1MHz的晶振信号变成100Hz的标准信号。如下图所示：
（三）、N分频的设计
根据本次课程设计的要求，需设计一个N=7000-7999的分频计。通过方案的比较采用四块CD4522构成。CD4522是可预置数的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：
PE（3）=1时，D1—D4值置进计数器EN
（4）=0，且CP（6）时，计数器（Q1—
Q4）减计数；CF（13）=1且计数器（Q1
—Q4）减到0时，QC(12)=1 Cr(10) =1
时，计数器清零。
单片4522分频器，拨盘开关为BCD码
开关，如当数据窗口显示3时则A和1，2相连；当显示5时，则A 和14相连，其余类推。4个100K电阻用来保证当拨盘开关为某脚不和A相连，也就是悬空时，为低电平。工作过程是这样的：设拨盘开关拨到N，当某时刻PE（3）=1，则N置到IC内的计数器中，下一个CP来时，计数器减计数变为N-1，……，一直到第N个CP来时，计数器为0。这时由于CF（13）=1，所以QC（12）=1，也即PE（3）=1又恢复到开始状态，开始一个新的循环。很显然，每来个N个CP，QC（12）就会出现一个高电平，也就是QC（12）应是CP的N分频信号。这样一块CD4522和四位拨码开关就可以构成1－9的分频效果。采用四块CD4522，分别对应千百十个位就可以通过拨盘开关的数值是多少，得到对应数值的分频器。由于千位保持7不变，便将CD4522的14,11,5号角置高。
信号
输出
图2 1——999分频器
五、锁相环参数设计
本设计中，M固定，N可变。基准频率f2定为100Hz，改变N值，使N=7001~7999，则可产生f2=700.1KHz—799.9KHz的频率范围。锁相环锁存范围：
fmax=800.00KHz
fmin=700.00KHz
则fmax/fmin=1.1
使用相位比较器PC2
（1）若R2≠∞，则由fmax/fmin=1.1。由figure7大概确定R2/R1的值约为1
选定R1=100KΩ,可得R2=100KΩ。
选定Vdd=10v,参照figure6与fmin=700kHz可求出C1=2*10-4uF 信号输入
（2）若R2=∞，由fo=fmax/2=400KHz,参照figure5并选定Vdd=10v，可得C1=10-4uF
又 2fc=fmax+fmin=1.5MHz,
2fl=fmax-fmin=100kHz,
T1=R3*C2 最终算出
R3*C2=2π*fl/(2πfc)2 =0.35uF
令R3=100Ω，则C2≈35pF
实际实验参数为：R3=470Ω
C2=30PF
六、电路板制作
在制作电路板之前，要先对整个电路结构及其在万用板的布局进行分
析，本次采用面包板进行各个模块功能的实验，待成功后然后画出实际的布线图进行焊接。本次电路板的制作采用万用版和PCB板相结合的方案，把晶振源和锁相环做在万用版上，N分频的拨码部分采用PCB 制作。在焊电路板之前，应该要做一些准备工作，把各个元器件和工具都准备好，很重要的一点就是要选择一块比较新的万用板，这样在焊接过程中比较好焊，容易使锡粘到铜圈上。由于要产生700KHz-800KHz的较高频率，所以在焊接电路时要尽量使各个器件都贴在万用板上，减小各个器件的引脚，从而降低对电路的影响。
为了使整个电路在外观上更加的美观和稳定，所以在焊接时全部用锡来作为导线连接，如果稍微连错的话就不好改，所以在焊接时要非常的认真。
PCB板的制作前期利用altium design制版软件进行电路原理图的设计，进而生成PCB图，通过热转印，腐蚀，钻孔的流程最后通过焊接完成PCB板的制作。
七、实验数据
1、接上电源后，测试晶振产生的频率f0和经过各次分频后的频
率fi。
晶振产生的频率f0（Hz）第一次
二分频
f1（Hz）
第二次十
分频
f2（Hz）
第三次十
分频
f3（Hz）
第四次十
分频
f4(Hz)
第五次十
分频
f5(Hz)
2.000M (正弦波) 999.99K
（方波）
99.999K
（方波）
10.000K
（方波）
1.000K
（方波）
100.00
（方波）
结果分析：2M的晶振源通过74HC74进行二分频，产生1MHZ的信号。再通过两块的4518进行10000分频得到最终稳定的100HZ
2、把开关往左拨，即断开4046与4522的连接，测试4046本身
的振动频率以及锁定频带
4046本身的振
动频率f（KHz）415.25KHz
4046锁频范围
（HZ）350K-2.55M
结果分析：通过CD4046的芯片资料进行试验参数的设定。本次课程设计采用PCII相位比较器，进行宽带锁频，因此R2进行开路处理。R1经过图表查找设为100KΩ，C1=82pf，得到VCO的振荡频率为415.25KHZ,与理论值400KHZ还是有点误差，主要是由于C1的值偏大导致中心频随之增大。另外低通滤波器的实际参数为R3=470KΩ，C3=30pF
3、拨动拨码盘，测输出频率
拨码盘输出频率f（Hz）输出波形
7000 700.00K 方波
7001 700.10K 方波
7051 705.10K 方波
7551 755.10K 方波
7951 795.10K 方波
结果分析：本次实验结果十分稳定，几乎没有误差。由于N分频采用PCB版制作，因此结果很稳定。通过四片4522的分频产生对应数值的频率。
八、实验心得
集成电路实验心得
———汪艺彬
集成电路这门课就是对以前学习的电路知识的综合应用。学好这门课最重要的东西就是学以致用。
对于最后的锁相环频率设计的实验给了我很多的感触。最重要的一点就是要自己去找关于实验的资料。我用了同学的错误电路图，熬夜焊好，最后去测的时候直接被告知悍错，只好无奈的找了个人少的地方继续去改电路，这话了一天的时间，我们这个小组是当天最晚完成的，只好第二天再去实验室。
我觉得做这类设计最重要的是耐心，只要有足够的耐心，焊好你的电路，其实调出要求的频率其实很简单。鄙人由于不够细心，在测数据之前检测出了N多个错误。我对此付有不可推卸的责任。为此，我们花费了很多的时间。
当然从中我也了解了锁相环：锁相环是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。他的被控制量是相位，被控对象是压控振荡器。如图1所示，如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θv(t)和θR(t)必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd(t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等于常数。此时，压控振荡器的输出信号频率和输入
信号频率相等，且环路处于锁定状态。
我同时也知道了该电路由于频率范围和频率间隔可根据具体需要进行调节，且输出信号频率具有高稳定性和准确性，可广泛作为离散信号源来使用，也可用于集成。
通过这次实验设计，我又再次积累了动手的经验，对于能够为国赛积累经验，我表示选这门课真是很不错的选择。虽然我还是不太了解实验原理，但是最后能够战胜各种困难，并且最终做出来实在是太好了。
我也了解了活用学过的基础知识是如此的重要。通过这次实践，我了解到只有真正的懂的应用原理才能在检测过程中不出现一丝纰漏。而且也不能刚过一丝可能导致电路发生短路的现象。当遇到这类问题的时候也要不孜不倦的向其他的同学求助，毕竟一人计短，二人计长，能够解决问题才是关键。
集成电路实验心得
————李文
集成电路实验就是对集成课本的理论知识的巩固和应用。这次的集成电路实验和以往的实验不同。以前的实验都是老师给我们一个模板或者一些实验原理的图什么的，但是这次我们没有实验原理图，老师就是给我们一些指标，只要我们做的东西可以到达那个指标就可以。
这次实验由于和以往不同，给我们也带来很大的挑战，虽然我们是两个人一组，但是我们在确定那个实验的过程，遇到了好多困难。
这次老师给我们准备的时间很充足，所以时间上市没什么问题，在设计实验的时候，由于我们刚刚开始时，大家都是一窍不通，不知道从哪里入手，我们也是去问了以前的学长学姐，他们给了我们一些他们那时候的原理图。但是老师每一届和每一届的要求都不同，所以我们又去图书馆借阅一些相关的书籍和向一些高手请教了一些。我们在学姐学长给我们的原理图上进行一步步的改进。最终我们设计出了一个不是非常理想的原理图。
原理图出来了，我们就是购买一些元器件，然后就是开始焊电路。焊电路的时候也遇到一个很大的问题。在焊电路的时候，由于以前上焊工课的时候没有认真听课，技术没有学好再加上平时没有好好练习，到用的时候漏洞百出。由于电路有很多部分再加上有几部分我们都是不很确定，所以我和我的组员分了三块电路焊（其中一快的电路很多）。在电路板焊接的时候，我们由于注意力不够集中，把好多部分都给焊错了，把接到2号脚的接到第三号脚去，两根线不用连在一起的我们又把它连接在一起，有的部分需要我们焊接的我们却把它给忘记了。焊完电路以后，我们拿去测试，由于我们电路出现很多技术和理论的错误，我们调试了半天都没有什么结果，无奈我们只能一步步从头开始检查自己的电路，从新开始一步步按照电路图去检查，我们最后发现我们有十四次的错误。
经过这次的实验，我们的电路虽然是在别人的基础上做出来的，但是我们前人的电路进行改照的过程我们学习到了好多东西，我们懂得其中一些基本的原理。还有我们发现我们自己的一些缺点，比如自己
的焊工有很大的问题，这对我们以后的实践有很大的帮助，我们知道自己哪些方面不行，往哪个方向进行改进。总之这次我们这次受益多多。
九、参考文献
[1]罗国新.CMOS集成电路电路应用设计[M].福州：福建科学技术出版设，2004.10
[2] 张厥盛著. 锁相技术[M]. 西安电子科技大学出版社，2000.
[3] 曾兴雯.陈健等著. 高频电路原理与分析[M]. 西安电子科技大学出版社，2006.
[4]远坂俊昭著.何希才译.锁相环（PLL）电路设计与应用.科学出版社，2006
[5]王卫东著. 高频电子电路. 电子工业出版社，2009
附录：各芯片的管脚图
4049 4518
4046
综合课程设计 频率合成器的设计与仿真
前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环（PLL）频率合成调谐器 调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。 调谐器（高频头）原理： 高频放大：把接收来的高频电视信号进行选频放大。 本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。 混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。 结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的） 一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。为了保证本机振荡器频率频率稳定，必须加上AFT系统。由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。
二、频率合成调谐器 1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。 频率合成的方法有很多种。下图为混频式频率合成器方框图 以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。 输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。 2、锁相环频率合成器： 其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。当环路锁定时存在如下关系： ∵ fk=f0 / K 式中：fvco为压控振荡器输出信号频率。 fn=fvco / N f0 为晶振基准频率。 fk=fn K为分频系数。 ∴ fvco=N?fo / K N为可变分频器的分频系数（分频比） 彩色电视机幅载波恢复电路
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
第16卷 第6期V ol.16 N o.6重庆工学院学报 Journal of Chongqing Institute of T echnology 2002年12月 Dec.2002 文章编号:1671—0924(2002)06—0045—05 频率合成技术及其实现 Ξ 张 建 斌 (常州技术师范学院电信系,江苏常州 213001) 摘要:综述了两种频率合成技术的原理、特点、工程设计应注意的问题及各种实现方法。关键 词:频率合成;锁相环;直接数字频率合成;FPG A ;DSP 中图分类号:T N925+16 文献标识码:A 0 引言 高性能频率源是通信、广播、雷达、电子侦察和对抗、精密测量仪器的重要组成部分。现代通信技术的飞速发展对频率源提出了越来越高的要求。性能卓越的频率源均通过频率合成技术来实现。频率合成技术是指将一个高稳定度和高精确度的标准频率经过一定变换,产生同样稳定度和精确度的大量离散频率的技术。按频率合成技术的发展过程,可将频率合成的方法按其型式分为三大类:直接式频率合成器、锁相式频率合成器和直接数字式频率合成器。在直接式频率合成器中,基准信号直接经过混频、分频、倍频、滤波等频率变换,最后产生大量离散频 率的信号。这种方法虽然频率转换时间短、并能产生任意 小数值的频率间隔,但由于其频率范围有限,而更重要的是由于其中采用了大量的混频、分频、倍频、滤波等电路,使频率合成器不仅带来了庞大的体积和重量,耗电多、成本高,而且输出的谐波、噪声及寄生频率多且难以抑制,因而现在已很少使用。 1 频率合成器的原理 1.1 锁相频率合成器[1] 锁相频率合成器基于锁相环(P LL )进行工作,其基本组成如图1所示 : 图1 P LL 的基本组成 图1中,f r 为标准频率,发射系统中为晶体振荡器产生的标准频率信号,接收系统中为收到的标准频率信号。 f 0为锁相环路输出信号的频率。当环路锁定时,则有f 0=Nf r 。因此,通过频率选择开关改变分频比N ,可使压控振 荡器的输出信号频率被控制在不同的频道上,其频道间隔即频率分辨率为f r 。这便是锁相频率合成器的基本工作原理,图1所示也称为单环频率合成器。图1的单环频率合成器存在一些缺陷,以致于难于同时满足合成器在频带宽 度、频率分辨率和频率转换时间等多方面的性能要求。因此,实际常采用多环频率合成器、双模分频频率合成器或小数分频频率合成器等方法来解决这些矛盾。 1.2 直接数字频率合成器(Direct Digital Frequency Synthesis ———DDS )1. 2.1 DDS 的基本原理 直接数字式频率合成技术是根据周期信号的波形特点(一个周期内不同的相位处对应不同的电压幅度)、 Nyquist 取样定律及数字计算技术,把一系列事先对模拟周 Ξ收稿日期:2002-09-03 作者简介:张建斌(1966-),男(汉族),陕西人,副教授,主要从事频率合成、无线通信研究.
锁相频率合成器的设计 引言： 锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。 一． 设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告 二． 设计方案 原理框图如下： 由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。 三． 电路原理与设计 （一） 晶体振荡器的设计 用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示： （二） M 分频电路
分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下： 数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
一. 实验目的 1． 加深对锁相环基本工作原理的理解。 2． 掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等 概念的理解。 3． 掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。 二、实验使用仪器 1．NE564锁相和调频实验板 2．200MHz 泰克双踪示波器 3. FLUKE 万用表 4. 射频信号发生器 5. 低频信号源 三、实验原理 本实验采用的是锁相环来实现调频的功能，锁相环是由鉴相器( PD)、环路 滤波器( LF)和电压控制振荡器( VCO)三个基本部件组成。它它它是一个相位误 差控制系统，它将参考信号与输出信号之间的相位进行比较， 产生相位误差电 压来调整输出信号的相位，以达到与参考信号同频的目的 。 锁相环的构成框图 鉴相器是相位比较器，用来比较输入信号错误！未找到引用源。与压控 振荡器输出信号错误！未找到引用源。的相位，输出电压对应于这两个信号相位 差的函数。环路滤波器是滤除错误！未找到引用源。高频分量及噪声，以保证 环路所要求的性能。 压控振荡器受环路滤波器输出电压错误！未找到引用源。 的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相 同，使得VCO 输出信号的相位和输入信号的相位保持某种特定的关系，达到相位 锁定的目的。 工作原理
*判断环路是否锁定的方法 在有双踪示波器的情况下，开始时环路处于失锁状态，加大输入信号频率，用双 踪示波器观察压控振荡器的输出信号和环路的输入信号，当两个信号由 不同步变成同步，且错误！未找到引用源。时，表示环路已经进入锁定状态。 锁相调频电路 在普通的直接调频电路中，振荡器的中心频率稳定度较差，而采用晶体振 荡器的调频电路，其调频范围又太窄。采用锁相环的调频器可以解决这个矛盾。 锁相调频原理框图如下图所示 锁相调频原理图 正如上面锁相调频原理图所示， 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外。使压控 振荡器的中心频率锁定在稳定度很高的晶振频率上，而随着输入调制信号的变 化，振荡频率可以发生很大偏移。这种锁相环路称载波跟踪型PLL ，本实验中使 用的锁相环是NE564。 NE564内部压控振荡器的最高工作频率是50MHz ，从图 10-5的逻辑框图中可以看到，NE564的内部包含一个限幅放大器，对外部的输 入信号进行限幅放大，抑制寄生调幅，内部还包含压控振荡器和相位比较器。环 路低通滤波器外接，内部有一个放大器对鉴相器的输出电压进行放大，然后经过 直流恢复器后得到模拟信号的输出。内部还有一个斯密特触发器，可以得到TTL 电平的数字信号输出。 锁相环闭环的拉氏模型方程可以表示为： ()()()()()V i s KF s H s s s KF s θθ==+ ()()()()V e e s s H s s s KF s θθ==+ 四、仿真 锁相环传递函数 锁相环误差传递函
锁相环的组成和原理及应用 一.锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环(PLL)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。 二.锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： (8-4-1) (8-4-2)
式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。即uC(t)为： (8-4-3) 式中的ωi为输入信号的瞬时振荡角频率，θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即 (8-4-4) 则，瞬时相位差θd为 (8-4-5) 对两边求微分，可得频差的关系式为 (8-4-6) 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc(t)随时间而变。
四川师范大学本科毕业设计 基于数字式锁相环频率合成器的设计与实现 学生姓名 院系名称 专业名称 班级级班 学号 指导教师 完成时间年月日
基于数字式锁相环频率合成器的设计与实现 电子信息工程专业 学生姓名指导老师 摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！ 基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！ 数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。 关键词：锁相环频率合成晶体振荡器分频器锁相环路
The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop
锁相环频率合成技术及其应用 在当今的调频广播发送技术中，为了适应对发射机输出频率稳定度和频率准确度的严格要求，以及方便更换发射机频率的需要，在固态调频发射机中普遍使用了锁相技术和频率合成技术。锁相环频率合成器成为固态调频发射机重要的组成部分。 锁相环频率合成器的优点在于其能提供频率稳定度很高的输出信号，能很好地抑制寄生分量，避免大量使用滤波器，因而有利于集成化和小型化。而频率合成器中的程序分频器的分频比可以使用微机进行控制，易于实现发射机频率的更换及其频率显示的程控和遥控，促进全固态调频发射机的数字化、集成化和微机控制化。 将一个标准频率（如晶振参考源），经过加、减、乘、除运算，变成具有同一稳定度和准确度的多个所需频率的技术，称为频率合成技术。 控制振荡器，使其输出信号和一个参考信号之间保持确定关系的技术，称为锁相技术。把由基准频率获得不同频率信号的组件或仪器，称为“频率合成器”。 频率合成的方法很多，但大致可分成两大类：直接合成法和间接合成法。 固态调频发射机中的频率合成器采用间接合成法。间接合成法一般可用一个受控源（例如压控振荡器）、参考源和控制回路组成一个系统来实现。即用一个频率源，通过分频产生参考频率，然后用锁相环（控制回路），把压控振荡器的频率锁定在某一频率上，由压控振荡器间接产生出所需要的频率输出。 1锁相环基本工作原理 一个基本的锁相环路由以下3个部件组成：压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF），如图1所示。 当锁相环开始工作时，输入参考信号的频率f i与压控振荡器的固有振荡频率f 0总是不相同的，即f i≠f 0，这一固有频率差△f=f i-f 0必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率f 0趋向于参考信号的频率f i，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。 当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。 从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。 2锁相环频率合成器工作原理 锁相环路总是有可编程分频器加在压控振荡器VCO和鉴相器PD之间。在锁相环路中加入可编程分频器可以起到两个很关键的作用：首先是不改变输入参考频率就可以改变压控振荡器VCO的输出频率，为实际应用提供了方便；其次是提高输出频率的分辨率和降低鉴相器的参考频率，进一步提高输出频率的精确度和稳定度。 但是，在目前的技术条件下，可编程分频器的最高工作频率约30MHz。而调频广播频段为87～108MHz，显然，工作频率太高而不能直接使用可编程分频器。在这种情况下，通常在可编程分频器前端加入一个前置固定分频模数为M的ECL分频器，如图2所示。ECL固定分频器的工作频率可高达几GHz。当环路锁定时，这种频率合成器的输出频率为f o=N（Mf i）
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率
基于MC145152+MC12022+MC1648L+LM358 的锁相环电路 一、MC145152（鉴相器） MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是MC145152－1 芯片的改进型。主要具有下列主要特征： （1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。 （2）它有 A 计数器和N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为3～1023，A 的取值范围为0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。 （3）它有一个参考振荡器，可外接晶体振荡器。 （4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。 （5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。 MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。MC145152－2的原理框图如图1 所示 MC145152－2 的工作原理：参考振荡器信号经R 分频 器分频后形成fR 信号。压控振荡器信号经双模P/(P＋ 1)分频器分频，再经A、N 计数器分频器后形成fV 信 号，fV＝fVCO/(NP＋A)。fR 信号和fV 信号在鉴相器中 鉴相，输出的误差信号（φR、φV）经低通滤波器形成 直流信号，直流信号再去控制压控振荡器的频率。 当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A） fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和 准确度的任意频率。原理框图如右图：
数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i (t) 和本振信号（数字压控振荡器输出信号）u o (t) 分别 是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c (t)
加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。