长沙理工大学
《通信电路EDA》课程项目报告
系别水利计通系专业通信工程班级通信1003班指导教师
项目组组长学号
项目组成员学号
项目组成员学号
项目组成员学号
完成日期2012年11月14日
目录
1 引言 (3)
1.1项目背景 (3)
2 卷积码编解码器的结构概述 (4)
2.1 卷积码编码器的结构 (4)
2.2 卷积译码器的结构 (4)
3 卷积码编解码器的VHDL 设计 (5)
3.1 VHDL 设计的优点与设计方法 (5)
3.2 卷积码编码器的VHDL 实现 (5)
3.2.1 卷积编码器顶层建模的VHDL 描述 (5)
3.2.2 用MAX+PLUSⅡ编译后生成的编码器图形符号 (7)
3.2.3 卷积编码器VHDL仿真波形 (7)
3.3 卷积码解码器的VHDL实现 (7)
3.3.1 卷积解码器顶层建模的VHDL 描述 (7)
3.3.2 用MAX+PLUSⅡ编译后生成的解码器图形符号 (9)
3.3.3 卷积解码器VHDL仿真波形 (9)
4 参考文献 (9)
5 后记 (10)
基于VHDL的卷积码编解码器的设计
1 引言
1.1项目背景
现代数字通信有两个基本的理论基础,即信息论和纠错编码理论,它们几乎是同时在第二次世界大战结束后不久诞生的。前者首先由Shannon以他的不朽名著“通信的数学理论”为标志建立起来的,而后者则以Hamming的经典著作“纠错和检错编码”为代表。Shannon信息论主要讨论信息的度量,以及对于信息表示和信息传输的基本限制。信道编码定理告诉我们,只要信息传输速率小于信道容量,则信息传输可以以任何小的错误概率进行。但是,Shannon信息论并没有告诉我们如何去实现这一点。Hanmming提出的纠错编码理论正是为了解决这个问题。
科学技术的发展使人类跨入了高度发展的信息化时代。在政治、军事、经济等各个领域，信息的重要性不言而喻，有关信息理论的研究正越来越受到重视。20世纪50年代信息论在学术界引起了巨大的反响。20世纪60年代信道编码技术有了较大进展，成为信息论的又一重要分支。信道编码技术把代数方法引入到纠错码的研究，使分组码技术的发展到了高峰，找到了大量可纠正多个错误的码，而且提出了可实现的译码方法。20世纪70年代卷积码和概率译码有了重大突破，提出了序列译码和Viterbi译码方法，并被美国卫星通信系统采用。信道编码器的作用是在信源编码器输出的代码组上有目的地增加一些监督码元，使之具有检错或纠错能力。信道译码器具有检错或纠错的功能，它能将落在其检错或纠错范围内的错传码元检测出来并加以纠正，以提高传输消息的可靠性。1955年埃里斯(Elias)最早提出的卷积码使信道编码既简单又具有高性能。1967年维特比(Viterbi)提出了最大似然译码，它对存储器级数较小的卷积码的译码很容易实现，人们后来称它为维特比算法或维特比译码，并被广泛地应用于现代科技中。
2 卷积码编解码器的结构概述
2.1 卷积码编码器的结构
通常把卷积码记为：（n，k，N），其编码效率为k/n，N 称为约束长度。(n，k，N)卷积码可用k个输入、n个输出、输入存储为N的线性有限状态移位寄存器及模2加法计数器电路来实现。
卷积码的编码方法有两类：图解法和解析表示。图解法包括：树图、状态图、网格图。解析法包括：离散卷积法、生成矩阵法、多项式乘积法。本项目设计的编码器选择了多项式乘积法，其结构如图1所示。
图1 卷积编码器结构
2.2 卷积译码器的结构
卷积码的解码方法主要有两种：代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。大数逻辑解码器是代数解码最主要的解码方法，它既可用于纠正随机错误，又可用于纠正突发错误。本项目所选系统卷积码的大数逻辑解码器如图2 所示。
图2 卷积解码器
3 卷积码编解码器的VHDL 设计
3.1 VHDL 设计的优点与设计方法
VHDL语言采用自上至下和基于库的设计方法，其突出的优点是具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。本设计所用VHDL设计平台是Altera的MAX+PLUSⅡ软件。MAX+PLUSⅡ它支持VHDL语言文本文件，原理图，以及波形与EDIF 等格式的文件作为设计输入，并支持这些文件的任意混合设计；具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。
3.2 卷积码编码器的VHDL 实现
3.2.1 卷积编码器顶层建模的VHDL 描述
library ieee;
use ieee.std_logic_1164.all;
entity encoder is
port (clk:in std_logic;
clr:in std_logic;
data_in:in std_logic; --待编码信元输入端c0,c1,c2:out std_logic); --编码信元输出端end;
architecture behave of encoder is component dff2 --上升沿D 触发器
port(d,clk,clr:in std_logic;
q:out std_logic);
end component;
component xor2 --两输入异或电路
port (a,b:in std_logic;
y:out std_logic);
end component;
component xor3 --三输入异或电路
port (a,b,c:in std_logic;
y:out std_logic);
end component;
signal din,r1,r2,y1,y2: std_logic;
begin
din<=data_in;
u0:dff2 port map (din, clk, clr,r1);
u1:dff2 port map (r1, clk, clr,r2);
u2:xor2 port map (din,r1,y1);
u3:xor3 port map (din,r1,r2,y2);
c0<=din;
c1<=y1;
c2<=y2;
end;
3.2.2 用MAX+PLUSⅡ编译后生成的编码器图形符号
图3 编码器图形符号
3.2.3 卷积编码器VHDL仿真波形
卷积编码器VHDL 仿真波形如图4所示。仿真前设输入信息序列datain= “11011”, 速率为32 kb/s。仿真结果表明,卷积编码输出为“111 100 010 110 100”,速率为96 kb/s, 与理论分析结果一致。
图4 卷积编码器仿真波形
3.3 卷积码解码器的VHDL实现
3.3.1 卷积解码器顶层建模的VHDL 描述
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (clk:in std_logic;
clr:in std_logic;
data_in:in std_logic;--待解码信元输入端；
data_out:out std_logic); --解码信元输出端；
end decoder;
architecture behave of decoder is
component dff2 --上升沿D 触发器；
port(d,clk,clr:in std_logic;
q:out std_logic);
end component;
component xor2 --两输入异或门；
port (a,b:in std_logic;
y:out std_logic);
end component;
--一输入两输出电子开关；
component switch21
port (clk,d,clr:in std_logic;
y:out std_logic);
end component;
component emendation --校正电路；
port (d,clk,clr:in std_logic;
y:out std_logic);
end component;
signal s1,s2,s3,s4,s5: std_logic;
begin
u0:switch21 port map (data_in ,clk,clr,s1,s2); u1: emendation port map (s1,clk,clr,s3);
u2: dff2 port map (s2,clk,clr,s4);
u3: xor2 port map (s3,s4,s5);
data_out <= s5;
end;
3.3.2 用MAX+PLUSⅡ编译后生成的解码器图形符号
图5 解码器图形符号
3.3.3 卷积解码器VHDL仿真波形
卷积解码器VHDL 仿真波形如图 6 所示。仿真前设输入信息序列datain= “11100111100111”。仿真结果表明，卷积编码输出为“1101101”，与理论分析结果一致。
图6 卷积解码器仿真波形
4 参考文献
[1] 陈光军.数据通信技术与应用[M].第2 版,北京:北京邮电大学出版社,2008:18 9.
[2] 华力,雍玲,雷菁. 基于FPGA的DVB-S2通用LDPC编码器设计与实现[J].通信技术, 2008,41(01):12-14.
[3]王光宇,张向东.一种使用VHDL语言实现HDB3编码的方法[J].通信技术.
5 后记
下载后别谢楼主，哈哈哈哈。
天津大学 课程设计任务书 2012 —2013 学年第 1 学期 电子与信息工程系电子信息工程专业 课程设计名称： EDA技术及应用 设计题目：通信编解码器设计 完成期限：自 2013 年 1月 4 日至 2013 年 1 月 10 日共 1 周 一．课程设计依据 在掌握常用数字电路原理和技术的基础上，利用EDA技术和硬件描述语言，EDA开发软件（Quartus Ⅱ）和硬件开发平台（达盛试验箱CycloneⅡFPGA）进行初步数字系统设计。 二．课程设计内容 采用状态机结构设计简易串行数据编码器，实现NRZ码转换为差分码，双相码和曼彻斯特码功能，串行数据速率为9600bit/s，扩展设计：超采样，频率1MHz实现数据实现960bit/s传输。要求通过仿真验证。 三．课程设计要求 1.要求独立完成设计任务。 2.课程设计说明书封面格式要求见《天津城市建设学院课程设计教学工作规范》附表1 3.课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 4.测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。 5.课设说明书要求： 1)说明题目的设计原理和思路、采用方法及设计流程。 2)系统框图、VHDL语言设计清单或原理图。 3)对各子模块的功能以及各子模块之间的关系作较详细的描述。 4)详细说明调试方法和调试过程。 5)说明测试结果：仿真时序图和结果显示图。并对其进行说明和分析。 指导教师（签字）： 教研室主任（签字）： 批准日期： 2012年 12 月 22 日
目录 第一章通信解码器概述 (1) 1.1 几种码的介绍 (1) 1.1.1 NRZ码 (1) 1.1.2 差分码 (1) 1.1.3 曼彻斯特码(又称双相码) (1) 1.2 总体方案概述 (2) 1.3 用状态机设计差分码编码器 (2) 1.3.1 状态机简介 (2) 1.3.2 对编码器的设计 (3) 1.4 曼彻斯特码模块程序 (3) 第二章转码器的设计与仿真 (6) 2.1 功能描述 (6) 2.2 差分码源程序（基于Verilog HDL语言） (6) 2.3 功能模块的仿真 (7) 2.4 曼彻斯特码源程序（基于Verilog HDL） (8) 2.5 功能模块仿真 (10) 第三章转码器的综合及硬件验证 (11) 3.1 转码器码的综合 (11) 3.1.1 曼彻斯特码转码器 (11) 3.1.2 差分码转码器 (11) 3.2 图形文件 (11) 第四章转码器的设计总结 (12) 4.1 设计调试 (12) 4.2 设计心得 (12) 参考文献 (13)
基于Matlab的卷积码译码器的 设计与仿真 学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通 过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。
1.2 课程设计的原理 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。 当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所
摘要 在日常生活照，555定时器的应用非常广泛，我们常常用到定时控制。在早期运用的是模拟电路设计的，它的准确性和精度都不是很理想。然而现在基本上都是运用数字技术。定时器可以控制一些常用电器，也可以构成复杂的工业过程控制系统。它的功能强大，体积小且灵活，配以适当的芯片可以实现许多功能。随着电子技术的飞速发展，家用电器逐渐增多，不同的设备需要实现不同的功能，需要自己的控制器，设计十分不便。根据这种情况，本设计设计了一个多功能定时器，可以对许多电器进行定时。这种具有智能化的产品有效的减轻了人们的劳动，带人们走进智能化的时代，为家庭数字化的实现提供了可能。 关键词：555定时器；多功能；电器
目录 1方案论证 (1) 1.1方案的比较环节 (1) 1.2实验方案 (1) 2原理及技术指标 (2) 2.1实验原理 (2) 2.2实验技术指标 (2) 3单元电路设计及参数计算 (3) 3.1单元电路设计 (3) 3.1.1控制电路 (3) 3.1.2可控脉冲发生电路 (3) 3.1.3延时控制电路 (5) 3.1.4电源电路 (6) 3.2实验的连接与处理 (7) 3.2.1各部件实现功能 (7) 3.2.2实验处理 (8) 4电路图 (9) 4.1电路图 (9) 5设计小结 (10) 5.1个人感悟 (10) 5.2遇到问题及解决途径 (10) 参考文献 (11) 附录 (12)
1方案论证 1.1 方案的比较环节 方案一：通过51单片机进行编程设计一个电路系统 方案二：采用555定时器组成的多谐振荡器产生时钟脉冲。。 方案三：采用晶振产生时钟脉冲。晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定、精确的单频振荡。 比较分析：三种方案相比较，方案一需要进行编程，而我们无法在短时间内编写好完整的程序，可实现性不强。方案二：555定时器芯片是一种广泛应用的中规模集成电路，只要外围配以几个适当的阻容元件，就可以构成无稳态触发器、单稳态触发器以及双稳态触发器等应用电路，以此为基础可设计各种实用的电路形式。而方案三的晶振的作用是为系统提供基本的时钟信号，但采用晶振需要较多的元器件，并且电路图比较麻烦，而且也不能达到锻炼思考能力、电路分析的目的。 因此，通过比较实用性，合理性，选择方案二。 1.2 实验方案 电源电路采用桥式整流电路从220VAC到5VDC的整流，可控脉冲发生器采用555多谐振荡器产生秒脉冲，延时电路由6级74LS160芯片组成前两级为秒脉冲触发，不参与判断，后四级为分钟脉冲触发，用74LS160控制置位端的A，B，C，D门一个脉冲开关控制此计数器的触发连接74LS21，可通过选通来确定所需要的输出位，当满足条件就会输出一个信号通过继电器的闭合控制用电器开关。
东北大学秦皇岛分校计算机与通信工程院 电子线路课程设计 具有数显的数码转换电路（8421码—余3循环码）
课程设计任务书 专业：通信工程学号：4101015 学生姓名：吴玉新 设计题目：具有数显的码制转换电路8421码—余3循环码一、设计实验条件 高频实验室 二、设计任务及要求 1. 要求输入为8421码。输出为余三循环码 2. 输出要具有数显功能 三、设计报告的内容 1.前言 数字电路课程设计是继“数字电路”课后开出的实践环节课程其目的是训练学生综合运用学过的数字电路的基本知识独立设计比较复杂的数字电路能力。设计建立在硬件和软件两个平台的基础上。硬件平台是可编程逻辑器件所选器件可保存在一片芯片上设计出题目要求的数字电路。软件平台是multisim通过课程设计学生要掌握使用EDA电子设计自动化工具设计数字电路的方法包括设计输入便宜软件仿真下载及硬件仿真等全过程。数字电路课程设计在于更好的让学生掌握这门课程并且了解其实用性知道该门课程和我们的生活息息相关并且培养学生的动手能力让学生对该门课程产生浓厚的兴趣。 2.设计内容及其分析 （1）方案一 1.设计思路 设计8421转余三循环码主要是考虑怎样找到二者之间的联系。列出真值表后，根据值为1的那些项列出表达式，用最小项之和表示。然后根据卡诺图进行
化简，得出最简表达式。最后根据表达式，在Multisim上画图仿真，用灯的灭（表示0）和亮（表示1）来表示码制的转换。即可得到8421码对余三循环码的转换。 真值表： 表1 8421转余三循环码真值表 根据真值表得出表达式： X4=A——C X3=B——C——+ A——BCD+A——B——D—— X2=A B——C——D——+A——B+A——C+A——D X1=A B——C——+A——BD+A——BC 根据表达式画出逻辑电路图：
目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1第1章设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3第2章 QuartusⅡ软件介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4第3章汉明码的构造原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 3.1 （7，4）汉明码的构造原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 3.2 监督矩阵H与生成矩阵G．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 3.3 校正子（伴随式S）．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8第4章（7，4）汉明码编码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.1 （7，4）汉明码的编码原理及方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.2 （7，4）汉明码编码程序的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.3 （7，4）汉明码编码程序的编译及仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11第5章（7，4）汉明码译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．12 5.1 （7，4）汉明码的译码方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．12 5.2 （7，4）汉明码译码程序的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．13 5.3 （7，4）汉明码译码程序的编译及仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．15第6章（7，4）汉明码编译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．17 6.1 （7，4）汉明码编译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17参考文献．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．18体会与建议．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．19附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．20
一．内容摘要： 定时器的设计： 设计一个0~60分钟之内的定时器，定时开始的时候红指示灯亮，结束的时候绿指示亮，可以随意以分钟为单位，在六十分钟的范围内设定定时时间，随着定时的开始，显示器开始显示时间，即依次显示出0,1,2,3,4….直到定时结束，当定时结束的时候进行手动清零。首先设计一个秒脉冲发生器，一个计数电路，一个比较电路，然后对电路进行输出。当开始定时之前手动对要定时的时间进行预置数，然后运用秒脉冲发生器输入脉冲，用计数器对脉冲的个数进行计数，把编码器的数据与脉冲的个数通过数值比较器进行比较，最后按照要求进行红绿等输出表示定时的状态是正在进行定时，或者是已经定时结束，在定时的过程中显示定时的时间。 二．方案的论证与选择： 方案1 例如设计一个六十分钟的定时器，就需要六十进制的分钟计数器。设计秒脉冲发生器，当计数器完成六十分钟的记数时，就手动清零。需要设定其他的时间时， 只需将计数器的进制改变一下就行。这个方案只适用于特定的定时器，设定的时间 不变。如果本课设用此方案，就需要设计从1——60进制的计数器，工程量太大。 方案2， 设计一个定时器，可以在0~60分之间一分钟为单位任意可调，定时开始的时候红灯亮，定时结束的时候绿灯亮，定时结束之后手动清零，满足设计的要求，故本次课程设计中采用的是这种设计方案。
三．总设计思想框图： 总体的完整电路图： 就是将各个单元电路用导线连接起来，然后进行仿真处理，开始进行定时的时候红指示灯亮。图中所示的是定时为16分钟的定时仿真结果，完整的电路图。
2.5 V 图2 四．单元电路的设计与参数的计算 1.秒脉冲发生器的选择： （1）采用石英晶体的多谐振荡器，在RC环形振荡器电路中，接入RC可以获得较小 的频率，而且通过RC的调节可以调节频率，用于对频率稳定性要求比较高的电路，
****************** 实践教学 ******************* 兰州理工大学 计算机与通信学院 2014年秋季学期 计算机通信课程设计 题目：（7,3）循环码编译码软件设计 专业班级： 姓名： 学号： 指导教师： 成绩：
摘要 随着计算机通信的日益发展,传输数据的场合越来越多。串行数据的差错检验是保证数据传输正确的必要手段,而循环码是差错码中最常用的一种编码。 循环码是线性分组码中最重要的一种子类,它除了具有分组码的线性外,还具有循环性,其码字结构一般用符号(n,k)表示,其中,n是该码组中的码元数,k是信息码元位数,r=n-k是监督码元位数。循环码具有许多特殊的代数性质,这些性质有助于按照要求的纠错能力系统地构造这类码,能简化译码算法,并且目前发现的大部分线性码与循环码有密切关系。已有循环码编译码系统大多以标准逻辑器件(如中小规模TTL系列、CMOS系列)按传统数字系统设计方法设计而成,其主要缺点是逻辑规模小、功耗大、可靠性低。随着大规模、超大规模集成电路的发展,以及电子设计自动化水平的提高,这种制约正在被逐渐消除。 本文通过C 语言平台运行所编写的程序，观察了在输入信息码情况下输出对应的编码结果以及相反的译码功能。通过多组的对比验证了该(7,4)循环码的编译码程序的正确性。最后，在程序运行的过程中进步分析循环码的编译码原理，并通过比较仿真模型与理论计算的性能，证明了仿真模型的可行性。 关键词：循环码；编码；译码；程序仿真
目录 前言 (1) 1、目的及意义 (2) 2、设计原理 (3) 2.1循环码的介绍 (3) 2.1.1循环码的定义 (3) 2.1.2循环码的特点 (3) 2.1.3循环码的多项式表示 (4) 2.1.4（n,k）循环码的生成多项式 (4) 2.1.5循环码的生成矩阵和一致校验矩阵 (6) 2.2循环码编码原理 (8) 2.2.1多项式除法电路 (8) 2.3循环码译码原理 (9) 3、设计结果及分析 (11) 3.1程序运行结果 (11) 3.2运行结果理论分析 (14) 3.3软件可行性分析 (15) 4、总结 (16) 附录 (17) 参考文献 (22)
湖南文理学院 课程设计报告 课程名称：通信系统课程设计 专业班级：通信工程11102班09 学生姓名：朱涛 指导教师：侯清莲 完成时间：2014-11-18 报告成绩：
目录 一、设计要求 (1) 二、设计作用与目的 (1) 三、所用设备及软件 (1) 四、卷积码编码的概念 (1) 4.1卷积码的编码描述方法 (1) 4.2 卷积编码 (2) 4.3 卷积码的树状图 (3) 4.4 卷积码的网格图 (3) 五、 EDA设计方法及工具软件QUARTUSⅡ (4) 六、改变卷积编码器的参数仿真以及结论 (4) 6.1 不同回溯长度对卷积编码器性能的影响 (4) 6.2 不同码率对卷积编码器误码性能的影响 (5) 6.3 不同约束长度对卷积编码器的误码性能影响 (6) 七、卷积码编码器的VHDL设计与仿真 (8) 7.1 VHDL设计的优点与设计方法 (8) 7.2 卷积码编码器的VHDL实现 (10) 八、心得体会 (10) 九、参考文献 (11)
卷积编码器的设计 一、设计要求 （1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。 （2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。 二、设计作用与目的 （1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。（2）掌握采用仿真软件对系统进行仿真分析。 （3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。 （4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。 （5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。 （6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。 （7）培养工程实践能力，创新能力与综合设计能力。 三、所用设备及软件 （1）QUARTUSⅡ （2）PC机 四、卷积码编码的概念 4.1卷积码的编码描述方法 编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。 以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。编码器的连接可用多项式表示为g (1,1) (x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生 成多项式。它们的系数矢量g (1,1)=(111)和g (1,2) =(101)称作码的子生成元。以子生成多项式 为阵元构成的多项式矩阵G(x)＝[g (1,1)(x),g (1,2) (x)]，称为码的生成多项式矩阵。由生成 元构成的半无限矩阵。
1553B总线中曼彻斯特编解码器的设计 时间：2011-04-11 来源：现代电子技术作者：武鹏，毕君懿 关键字：1553B总线曼彻斯特编解码器 0 引言曼彻斯特码是一种总线数据传输双极性码。在数字信号基带传输中，通过这种信道编码技术可使传送数据同时携带时钟信息，故也称其为自同步曼彻斯特码。在信道传输中曼彻斯特码有很好的抗干扰能力。接收端可以将分离出的时钟用于解码，从而简化了解码过程。 针对曼彻斯特码特点，可采用位同步方法提取时钟，常采用滤波法和数字锁相环法。滤波法采用的窄带滤波器不适合数字电路使用。数字锁相环法通过比较接收码元和本地码元为定时时钟的相位来添加扣除时钟脉冲，以达到调整相位的目的，但电路实现过于复杂。本文提出的时钟分离电路比数字锁相环简单，而且提取出来的时钟可以准确地采样到曼彻斯特码信号。 1 曼彻斯特码 曼彻斯特码是一种广泛用于以太网、短距离无线通信、航空电子综合系统中总线数据传输的双极性码。它的每个码元中点都存在一个电平跳变，1信号为一个从1到0的负跳变；0信号为一个从0到1的正跳变。由于曼彻斯特码在频谱中存在很强的定式分量，解码时可将分离出的时钟用来解码。另一方面，1553B传输电缆呈容性负载特性，所以在信号传输中，直流和低频分量将受到很大的衰减。曼彻斯特码频谱中不存在直流分量，而且低频分量也大大减小，很适合在1553B电缆中传输。 MIL-STD-1553B协议中采用的曼彻斯特码数据格式如图1所示。 同步头：占三位码元长度。命令字或状态字同步头的前1．5倍码元长度为高电平；后1．5倍码元长度为低电平，数据字同步头刚好相反。同步头用于区分字的类型以及标识字传输开始。 数据：16位数据位。图中bit3为数据最高位，依次递减，bit18为数据最低位。 奇偶校验位：这里采用奇校验。将16位数据按位同或的结果作为奇校验位。 2 曼彻斯特编码器的设计 由于曼彻斯特码的每个码元在其中心存在电平跳变，所以编码器的发送时钟频率至少应选择信息传输速率的2倍频。 通常编码器的实现方式有2种，基于移位寄存器，或者数据选择器。移位寄存器型编码器需要在编码开始后将同步头位、数据位、奇偶校验位通过字符格式编排器编排成一个并行数据，然后在发送时钟的控制下串行移位输出；数据选择器型编码器需要在编码开始后启动一个计数器，在计数器的控制下分别送出同步头、数据位、奇偶效验位。本文的编码器采用后者，其结构框图如图2所示。
湖南文理学院课程设计报告 课程名称：通信系统课程设计 院部：电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 2011 年 12 月 29日 报告成绩：
目录 目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。 二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)
摘要 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词：卷积码；误码性能；原理
摘要 单片机是一种集成在电路芯片，是采用超大范畴集成电路技能把具有数据处理本事的中心处理器CPU 随机存储器RAM、只读存储器ROM、多种I/O 口和间断系统、定时器/计时器等成果（大要还包括表现驱动电路、脉宽调制电路、模拟多路转换器、A/D 转换器等电路）集成到一块硅片上构成的一个小而完竣的计较机系统。单片机具有特点具有良好的性能价格比；低电压、低功耗；集成度高、体积小、可靠性高；控制成果强等优点。 计算机暂时中止正在执行的主程序,转去执行中断服务程序,并在中断服务程序执行完了之后能自动回到原主程序处继续执行，这个过程叫做“中断”。中断需要解决两个主要问题：一是如何从主程序转到中断服务程序；二是如何从中断服务程序返回主程序。 关键词：单片机，中断，延时
目录 1.设计目的 (1) 2.设计任务的内容和要求 (1) 3.设计原理 (1) 4.程序说明 (3) 5.心得体会 (6)
定时器试验 1.设计目的 （1）熟练运用汇编语言编程，并且掌握键盘查表来运行相应的功能 （2）熟悉启东硬件仿真系统，熟练应用该系统调试软件 （3）熟悉单片机应用系统的组成，并能运用程序控制外部流水灯 2.设计任务的内容和要求 （1）初始化定时器，使之采用定时器0，方式2，定时100us时间 （2）通过设置中断，产生总时间为１秒 （3）１秒时间到，控制发光二极管点亮 3.设计原理 在实际的控制系统中常要求有外部实时时钟,以实现定时或延时控制;还要求有外部计数器,以实现对外界事件进行计数。 MCS-51单片机由两个可编程定时/计数器(以下简称T/C)。T0，T1 T/C的核心是1个加1计数器,它的输入脉冲有两个来源:一个是外部脉冲源,另一个是系统机器周期(时钟振荡器经12分频以后的脉冲信号)。T0，T1是2 个16位寄存器。加1到满溢出产生中断 T0（TH0，TL0）；8CH，8AH地址不连续 T1（TH1，TL1）；8DH，8BH 都具有定时或者计数功能。 图一 图一有2个模拟的位开关,前者决定了T/C的工作状态:当开关处于上方时为定时状态,处于下方时为计数状态。工作状态的选择由特殊功能寄存器TMOD的C/T位来决定。C/T=0表示定时，C/T=1表示计数。 当T/C处于定时方式时,加1计数器在每个机器周期加1,因此,也可以把它看作在累计机器周期。由于一个机器周期包含12个振荡周期,所以它的计数速率是振荡频率的1/12。 如果主频12M，机器周期为1us,每1us定时寄存器完成1次加1操作。一旦振荡周期确定，机
学号 EDA技术及应用A 课程设计说明书 通信编解码器 起止日期：2015 年12 月28 日至2015 年12 月31 日 学生姓名 班级 成绩 指导教师(签字) 计算机与信息工程学院电子信息与工程系 2015年12月31日
课程设计任务书 2014 —2015 学年第1 学期 电子与信息工程系电子信息科学与技术专业 课程设计名称：EDA技术及应用A 设计题目：通信编解码器 完成期限：自2015 年12月28 日至2015 年12 月31 日共 1 周 一．课程设计依据 在掌握常用数字电路原理和技术的基础上，利用EDA技术和硬件描述语言，EDA开发软件（Quartus Ⅱ）和硬件开发平台（达盛试验箱CycloneⅡFPGA）进行初步数字系统设计。 二．课程设计内容 采用状态机结构设计简易串行数据编码器，输入为NRZ码，实现把输入码转换为转换为差分码，双相码，曼彻斯特码功能，串行数据速率为9600bit/s，要求通过仿真验证。 扩展设计：数据9600bit/s从串口来，采用1MHz超采样，实现数据9600bit/s NRZ码恢复，然后进行码变换。 三．课程设计要求 1. 要求独立完成设计任务。 2. 课程设计说明书封面格式要求见《天津城建大学课程设计教学工作规范》附表1 3. 课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 4. 测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。 5. 课设说明书要求： 1) 说明题目的设计原理和思路、采用方法及设计流程。 2) 对各子模块的功能以及各子模块之间的关系作明确的描述。 3) 对实验和调试过程，仿真结果和时序图进行说明和分析。 4) 包含系统框图、电路原理图、HDL设计程序、仿真测试图。 指导教师（签字）： 教研室主任（签字）： 批准日期：2015 年12 月24 日
实验九 (2,1,5）卷积码编码译码技术 一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。 二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。 三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。 四、实验原理 卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。 若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。 编码器 随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。 译码方法 ⒈代数 代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收
单片机课程设计篮 球计时器
绪论 篮球比赛中除了有总时间倒计时外，为了加快比赛的节奏，规则还要求进攻方在24秒内有一次投篮动作，否则视为违例。以下为一个篮球比赛计时器，该计时器采用按键操作、数码管显示，非常实用。此计时器也可作为其它球类比赛的计时器。 本课程设计介绍了一个基于单片机的篮球比赛计时器硬件设计，包括STC89C51, 2个八段共阳数码管显示、上电复位电路、时钟发生电路等基本模块的设计。其功能土要有:一场篮球比赛共分四节，每节12分:每次进攻为24秒，计时器的显示均为倒计时方式，24秒计时用两位数码管显示;所有的计时都要具有暂停、继续、复位;当球员的持球时间超过24秒时，24秒倒计时减为零且有蜂鸣器报警提示。本次课程设计是采用单片机C语言实现倒计时24秒篮球比赛计时器。
1系统工作原理 1.1 功能说明 随着信息时代的到来，电子技术在社会生活中发挥着越来越重要的作用，运用模电和数电知识设计的电子产品成为社会生活中不可缺少的一部分。在篮球比赛中，规定了球员的持球时间不能超过24秒，否则就犯规了。 大多数篮球计时器的主控芯片为AT89C51，采用12MHz晶振，P0.0-P0.7作数码显示端。24秒计时开始，A3为24秒复位开启键(投篮或交换控球时按下此键);A4为24秒计时停止键(有违例时按下此键); A5为24秒计时启动键;A6为总复位键。而此次我们设计的是1个简易篮球比赛计时器。 最简单的篮球球计时器是24秒倒计时计时器。也就是本次课程设计的课题。24秒篮球计时器要求设置外部操作开关，控制计数器的直接复位、启动和暂停，而且计时电路递减计时，每隔1秒钟，计时器减1，当计时器减0时，显示器上显示00，同时发出蜂鸣器报警信号。 1.2基本原理 24秒计时器的总体参考方案框图如图1所示，它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路
循环码产生电路设计 1.引言 在线性分组码中，有一种重要的码称为循环码。循环码是线性分组码中最重要的一种子类，是目前研究的比较成熟的一类码。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地构造这类码，并且简化译码算法，并且目前发现的大部分线性码与循环码有密切关系。循环码还有易于实现的特点，很容易用带反馈的移位寄存器实现其硬件。循环码是在严密的代数学理论基础上建立起来的。这种编码和解码设备都不太复杂，而且纠错的能力较强。循环码除了具有线性码的一般性质外，还具有循环性。循环性是指任一码组循环一位以后，认为该码中的一个码组。 正是由于循环码具有码的代数结构清晰、性能较好、编译码简单和易于实现的特点，因此在目前的计算机纠错系统中所使用的线性分组码几乎都是循环码。它不但可以纠正独立的随机错误，也可用于检错突发错误并且非常有效。(n,k)循环码能够检测长为n-k 或更短的任何突发错误, 包括首尾相接突发错误。n-k+1位长的突发错误不能被检出所占的概率最大是错误！未找到引用源。,如果l>n-k+1,则不能检测长为l 的突发错误所占据的比值最大为)(2k n --。 2.设计要求 （1）用simulink 对系统建模。 （2）写出其生成多式。 （3）对所设计的系统性能进行仿真分析。 （4）对其应用举例阐述。 3.设计原理 3.1 循环码多项式 为了利用代数理论研究循环码，可以将码组用代数多项是来表示，这个多项式被称为码多项式，对于许用循环码A =(0121a a a a n n ?-- )，可以将它的码多项式表示为：
T(x)=012211a x a x a x a x a i i n n n n ++?++?++----对于二进制码组，多项式的每个系数不是0就是1，x 仅是码元位置的标志。因此，这里并不关心x 的取值。 3.2 循环码的生成多项式和生成矩阵 （全0码字除外）称为生成多项式，用g (x )表示。可以证明生成多项式g (x )具有以下特性： 1）g (x )是一个常数项为1的r=n-k 次多项式； 2）g (x )是1+n x 的一个因式； 3）该循环码中其它码多项式都是g (x )的倍式。 为了保证构成的生成矩阵G 的各行线性不相关，通常用g (x )来构造生成矩阵，这时，生成矩阵G 可以表示为： ?????? ?? ?????????????=--)()()()()(21x g x g x x g x x g x x G k k 其中011)(a x a x a x x g r r r ++++=- ，因此，一旦生成多项式g (x )确定以后，该循环码的生成矩阵就可以确定，进而该循环码的所有码字就可以确定。 3.3 循环码的编、译码方法 在编码时，首先需要根据给定循环码的参数确定生成多项式g (x )，也就是从1+n x 的因子中选一个（n-k ）次多项式作为g (x )；然后，利用循环码的编码特点，即所有循环码多项式A (x )都可以被g (x )整除，来定义生成多项式g (x )。 根据上述原理可以得到一个较简单的系统循环码编码方法：设要产生（n,k ）循环码，m (x )表示信息多项式，则其次数必小于k ，而)(x m x k n ?-的次数必小于n ，用)(x m x k n ?-除以g (x )，可得余数r (x )，r (x )的次数必小于（n-k ），将r (x )加到信息位后作监督位，就得到了系统循环码。下面就将以上各步处理加以解释。 （1）用)(x m x k n ?-。这一运算实际上是把信息码后附加上（n-k ）个“0”。例如，信息码为110，它相当于m (x )＝2x +x 。当n-k ＝7-3＝4时，)(x m x k n ?-＝6x +5x ，它相当于1100000。
西南科技大学 方向设计报告 课程名称：通信工程方向设计 设计名称：2/3卷积码编译码器仿真与性能分析 姓名： 学号: 班级： 指导教师： 起止日期：2011.12.12-2012.1.6 西南科技大学信息工程学院制
方向设计任务书 学生班级：学生姓名：学号： 设计名称：2/3卷积码编译码器仿真与性能分析 起止日期：2011.12.12-2012.1.6指导教师： 设计要求： （1）分析2/3卷积码编码器结构； （2）分析2/3卷积码译码的Viterbi算法； （3）基于SIMULINK进行2/3卷积码的纠错性能仿真； 方向设计学生日志 时间设计内容 12.15-12.17 查看题目及设计要求。 12.18-12.23 查阅相关资料，设计方案。 12.23-12.27 编写报告及调试程序。 12.28-12.29 完善修改课程设计报告。 12.30-12.31 答辩。
方向设计考勤表 周星期一星期二星期三星期四星期五 方向设计评语表 指导教师评语： 成绩：指导教师： 年月日
2/3卷积码编译码器仿真与性能分析 摘要： 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析。 关键词： 卷积码编码器、viterbi译码器、SIMULINK
基于System View的卷积码译码器的设计 摘要本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView 进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 关键字卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言 卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介 卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为Nn个，N或Nn称为卷积码的约束长度，常把卷
摘要 摘要 随着时代的进步，电子行业的发展，定时器的应用也越来越广泛，单片机以其强大的功能，成为许多功能电子产品的首选。本次电子定时器电路根据设计要求采用AT89C51单片机来实现最大99秒倒计时，采用两位数码管显示。文章的核心主要是硬件介绍及连接和软件编程两个大的方面。硬件电路主要包括AT89C51、晶振电路、数码管，发光二级管，按键。软件用汇编语言实现，主要包括主程序、倒计时、重启控制程序等软件模块。采用软硬件配合基本能实现设定定时时间倒计时功能，达到了设计的要求和目的。并在Proteus软件上进行了仿真和调试。 关键词 AT89C51单片机；定时器；倒计时
目录 摘要…………………………………………………………………………………………… 第一章绪论......................................................... 1.1定时器的发展................................................. 1.2 电子定时器的应用............................................... 1.3选题的目的和意义................................................ 1.4 本章小结 第二章单片机的基础知识 (3) 2.1单片机简介 (3) 2.2单片机的特点 (3) 2.3 本章小节 第三章功能实现及硬件介绍 (4) 3.1 设计功能实现 (4) 3.2 C51单片机引脚介绍 (9) 3.3时钟和复位电路 3.4数码管显示 (10) 3.5键盘 (12) 3.6电气原理图……………………………………………………… 3.7本章小结 第四章软件设计 (15) 4.1 程序流程图 (15) 4.2定时1秒设计 (16) 4.3重新启动 (17) 4.4程序 (17) 4.5 本章小结 结论................................................................ 参考文献............................................................ 致谢.........................................................................