第六章习题答案
1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。当控制信号S a有效时，执行（Ra）→Rc 的操作；当控制信号S b有效时，执行（R b）→R C的操作。试写出连接电路的逻辑表达式，并画出逻辑电路图。解：
Rc = Ra·Sa·LDC + Rb·Sb·LDC
2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。
解：
BUS
3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。试设计移位器的逻辑电路。
解：
4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总线，需要一个总线缓冲寄存器。请用D触发器和三态门设计一个总线缓冲寄存器。
解：
5 试构造能完成下列程序操作的ASM图：
（a）if X = N, then … 。
（b）if X≠N, then …, else …。
解：
（c）for X from A to B, step C, do… 。解：
（d）while X = Y, do …。
解：
（e X < O, then …, else …。解：
6 有一个数字比较系统，它能对两个8位二进制进行比较。其操作过程如下：先将两个8位二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。要求：
⑴画出此系统方框图，并构造ASM流程图。
⑵设计一个计数器型控制器。
解：（1）
②状态转移真值表
PS NS
B A B( D ) A( D )
转移条件 C
0 0
0 1
1 0 1 10 1
1 0
1 1
1 0
0 1
无条件转移
无条件转移
无条件转移
( A > B ) = 1
A >
B = 0
根据 NS = PS·C 公式，激励方程表达式为：
B ( D ) = BA + BA + BA·( A > B )
A ( D ) = BA + BA + BA·( A >
B ) = A + BA ·( A > B )
③电路图
④ 控制信号表达式：
7. 根据题6的条件，设计一个MUX 型控制器。
① ASM 流程图
LDR b LDR a CAP
LDR b = ( 状态 a + 状态 c ) T 2 = ( BA + BA ) T 2 = AT 2
LDRa = 状态 b ·T 2 = BAT 2
CAP = 状态 d = BA
LDR b LDR a CAP
2
② 状态转移表
③ 电路图
④ 控制信号表达式为：
LDR B =(状态a ＋状态c)?T 2=(＋B )?T 2
LDR A =状态b?T 2=A?T 2 CAP=状态d ＝BA
8. 根据题6的条件，设计一个定序型控制器。
① ASM 流程图
十进制编码
PS NS
B
A B(D)A(D)转移条件C
0 (00)1 (01)2 (10)3 (11)
0011
0101
0111
10101
C B =0 , C A =1C B =1, C A =0C B =1, C A =1C B =(A>B), C A =0 B
A >C A =C
B =0, LDR A
LDR B
CAP
T 清B A A B
②状态转移表
（3）写出激励方程NS=Σ PS·C
控制信号表达式
（4）逻辑电路图
9.根据题6的条件，设计一个微程序控制器。
①微程序流程图
②微指令格式
③定时信号
T1-----打入微指令寄存器定时 T2-----执行部件控制信号定时 T3-----修改微地址并读出控存定时 ④ 微程序控制器电路
⑤ 微程序代码
10. 某控制器的状态表如下表所示，其中X 和Y 为输入变量，试设计一个计数器型控制器。
① ASM 流程图与编码(Q 1,Q 2为两个触发器) 令 状态A=00, B=01, C=10, D=11
当前微地址
微指令二进制代码微命令
判别
下一微地址
0000010001011000
100010100001
0001
0100010110000100
PS NS
输出F
XY=00 01 10 11XY=00 01 10 11A B C D
A B C D A A C D A B B D A
B
C
D
0001000101
1
1
1001
② 状态转移表
③ 激励方程表达式
利用NS=∑PS?C 公式，使用D 触发器。 Q 2(D)=?X + ?XY + Q 1?X + Q 1?XY +
Q 2?XY + Q 2 Q 1?X + Q 2 Q 1?XY
= ?X + ?XY + Q 1?X
Q 1(D) = ?Y + Q 1?XY + Q 2(X+Y) + Q 2Q 1?Y = ?Y + Q 2?X + Q 2?Y ④ 电路图
PS NS 转移条件Q 2Q 1Q 2
Q 10 0 0 11 01 10 0
0 0 0 01 01 10 0 0 10 11 10 0 0 11 01 1
0 1
1 0
1 1
xy xy
xy xy
xy xy
xy xy xy xy
xy xy xy xy
xy xy
2Q 1Q Y 2Q 1Q 2Q Y 2Q 1Q Y 2Q 1Q 1Q 2Q 1Q 2Q 1Q 2Q 1Q
⑤ 控制信号表达式(假设为电位控制信号)
F=状态A?+ 状态B?Y + 状态C?X + 状态D =?+ Q 1?Y + Q 2?X + Q 2Q 1
11. .根据题10的条件，设计一个MUX 型控制器 解答：
1） ASM 流程图与编码同计数器型控制器(见第10题答案) 2） 按MUX 方式列出状态转移真值表
3） 画出电路图
清X Y X Y 2Q 1Q 2Q 1Q F
12.根据题10的条件，设计一个定序型控制器
解答:
1)ASM流程图与计数器法相同
2)使用Qa、Qb、Qc、Qd四个触发器，编码分别为Qa=1000，Qb=0100，Qc=0010,Qd=0001
3)状态转移真值表
4）写出激励方程NS=Σ PS·C
5)画出电路图
13.设计一个累加运算系统定序型控制器解答：
1）算法流程图
2）状态转移真值表及激励函数表达式
NS=∑PS·C(C=1,无条件转移)
3）控制信号表达式
4）电路图
14.设计一个累加运算系统MUX型控制器解答：
1）ASM流程图
2）状态转移真值表及激励表达式
NS=∑PS·C
3）电路图
4)控制信号表达式
15. 图P6.1所示ASM 流程图，设计计数器型控制器 解：（1）ASM 流程图与编码(Q 1,Q 2为两个触发器) 令 状态a=00, b=01, c=11, d=10 ② 状态转移表
（3）次态方程
（4）控制信号
16．根据图P6.1所示ASM 流程图，设计一个MUX 型控制器 解：（1）ASM 流程图、编码、状态转移真值表同计数器型控制器(见第15题答案)
（2） MUXA 的输出接触发器D 2，MUXB 的输出接触发器D 1，则
（3）控制信号
17. 根据图P6.1所示ASM 流程图，设计一个定序型控制器
解： 1)使用Qa 、Qb 、Qc 、Qd 四个触发器对应四个状态a ，b ，c ，d
2)状态转移真值表及激励方程表达式
PS NS
转移条件
Q 2
Q 1
Q 2
Q 1
0 1 0 0
0 1 1 01 10 0 1 01 10 0
0 1
1 1
1 0
xy xyz
x x ?w xw
xw
xw Q Q x Q Q y x Q Q Q Q Q xw
Q Q w x Q Q z xy Q Q Q n
n 1
2
1
2
1
2
1
21
1
2
1
2
1
2
2
+++=++=xy
F 12=xw MUXA MUXA y xy MUXA MUXA +==+=+==)3(0)2()1(0
)0(xw MUXB MUXB x y x y x MUXB MUXB ==+=+==)3(0)2()1(1
)0(xy
F 12=
（3）控制信号
18. 根据图P6.1所示ASM 流程图，设计一个微程序控制器。
解：步骤如下
● 将ASM 流程图转化为微程序流程图 ● 确定微指令地址 ● 确定微命令
● 确定微指令格式和字长 ● 确定控制存储器容量
● 写出微地址转移逻辑表达式 ● 将微指令编译成二进制代码。
19. 根据教材图P6.7所示通路，设计一个微程序控制器。
略
20. 设计十字路口交通灯控制器 解：交通灯控制系统结构框图
PS NS 转移条件
Q a Q d 1 0 0 0
xy xyz
x x ?w xw
xw
Q b Q c Q a Q d Q b Q c 0 1 0 0
0 1 0 0
0 1 0 0
0 0 0 1 0 0 1 0
0 0 1 0
1 0 0 0
0 0 0 1 0 0 1 0 0 0 0 1
1 0 0 0
w x Q z xy Q D Q xw
Q x Q D Q x Q Q D Q Q
w x Q D Q c
b
d
c
b
c
b
a
b
d
c
a
+=+=+=+?=)()()()(xy Q F b
=
第四章组合逻辑电路 ---------------------------------------------------------------------------- 1 : 在组合电路中，任意时刻的输出与 A:该时刻的输入无关，与电路的原来状态有 B:该时刻的输入有关，与电路的原来状态有关 C:该时刻的输入无关，与电路的原来状态无关 D:该时刻的输入有关，与电路的原来状态无关 您选择的答案: 正确答案：D 知识点：组合逻辑电路的特点：组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关 ---------------------------------------------------------------------------- 2 : 编码器的逻辑功能是将 A:输入的高、低电平编成对应输出的高、低电平 B:输入的二进制代码编成对应输出的高、低电平 C:输入的高、低电平编成对应输出的二进制代码 D:输入的二进制代码编成对应输出的二进制代码 您选择的答案: 正确答案：C 知识点：在二值逻辑电路中，编码器的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码 ---------------------------------------------------------------------------- 3 : 对于普通编码器和优先编码器下面的说法正确的是 A:普通编码器和优先编码器都允许输入多个编码信号 B:普通编码器和优先编码器都只允许输入一个编码信号 C:普通编码器只允许输入一个编码信号，优先编码器允许输入多个编码信号 D:普通编码器允许输入多个编码信号，优先编码器只允许输入一个编码信号 您选择的答案: 正确答案：C 知识点：在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱；优先编码器在设计时已将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码，所以允许同时输入两个以上的编码信号 ---------------------------------------------------------------------------- 4 : 8线—3线优先编码器74HC148输入端I1’、I5’同时有效时输出二进制数为 A:101 B:100 C:001 D:010 您选择的答案: 正确答案：D
数字逻辑课程三套作业及答 案 -标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
数字逻辑课程作业_A 一、单选题。 1.(4分)如图x1-229 （D）。 A. (A) B. (B) C. (C) D. (D) 知识点：第五章 解析第五章译码器 2.(4分)如图x1-82 （C）。 A. (A) B. (B) C. (C) D. (D) 知识点：第二章 解析第二章其他复合逻辑运算及描述 3.(4分)N个触发器可以构成最大计数长度（进制数）为（D）的计数器。 A. N B. 2N C. N2次方 D. 2N次方 知识点：第九章 解析第九章计数器
4.(4分)n个触发器构成的扭环型计数器中，无效状态有（D）个。 A. A． n B. B.2n C. C．2n－1 D. D．2n-2n 知识点：第九章 解析第九章集成计数器 5.(4分)如图x1-293 （A）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 6.(4分)如图x1-317 （D）。 A. (A) B. (B) C. (C) D. (D)
知识点：第二章 解析第二章其他复合逻辑运算及描述 7.(4分)EPROM是指（C）。 A. A、随机读写存储器 B. B、只读存储器 C. C、光可擦除电可编程只读存储器 D. D、电可擦可编程只读存储器 知识点：第十章 解析第十章只读存储器 8.(4分)如图x1-407 （B）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 9.(4分)为实现将JK触发器转换为D触发器，应使（A）。
第4章 组合逻辑电路 4—1 分析下图所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。 4—2 逻辑电路如下图所示： 1、写出S 、C 、P 、L 的函数表达式； 2、当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？ 4—3 下图是由三个全加器构成的电路，试写出其输出1F ，2F ，3F ，4F 的表达式。 123 B C Z
P和4—4 下图是由3线/8线译码器74LS138和与非门构成的电路，试写出 1 P的表达式，列出真值表，说明其逻辑功能。 2 Array 4—5使用74LS138 译码器及少量门电路对三台设备状态进行监控，由不同指示灯进行指示。当设备正常工作时，指示灯绿灯亮；当有一台设备出故障时，指示灯红灯亮；当有两台设备出故障时，指示灯黄灯亮；当有三台设备 出故障时，指示灯红灯和黄灯都亮。
4—6 下图4.6是由八选一数据选择器构成的电路，试写出当1G 0G 为各种不同的取值时的输出Y 的表达式。 4—7仿照全加器设计一个全减器，被减数为A ，减数为B ，低位来的借位为C ，差为D ，向上借一位为J 。 要求：1.写出真值表，写出D 与J 的表达式；2.用译码器74LS138和必要的基本门电路实现此电路；3.用双四选一数据选择器实现。 G A
4—8 设计一组合逻辑电路，输入为四位二进制码3B 2B 1B 0B ，当 3B 2B 1B 0B 是BCD8421码时输出1=Y ；否则0=Y 。列出真值表，写出 与或非表达式，用集电极开路门实现。 4—9 设计一个多功能组合数字电路，实现下表所示逻辑功能。表中1C 0C 为功能选择输入信号；A ，B 为输入变量；F 为输出。 1．列出真值表，写出F 的表达式； 2．用八选一数据选择器和门电路实现。
习题四部分习题参考答案 4.1 将下列函数简化，并用与非门和或非门画出逻辑电路图。& （3）C B C A D C A B A D C B A F +++=),,,( 解：化简得F=C B C A B A ++ F 的与非式为：F=C B C A B A ?? ，逻辑电路图如图1所示。 F 的或非式为：F=C B A C B A C B A ABC F +++++=+=，逻辑电路 图如图2所示。 图1 图2 4.3分析图4.59所示的逻辑电路图，并说明其逻辑功能。 解：（1）由逻辑电路图写出逻辑表达式并化简可得： D C D B D C D B F D BC D C B D C A D BC D C B D C A F CD ABD CD ABD F +=?=++=??=+=?=012 （2）根据逻辑表达式，其逻辑功能如表所示。 1 C 1 & 1 & & & & & & A B ≥1 0 ≥1 ≥1 ≥1 A C B ≥1 ≥1 F
由真值表可知，DCBA 表示的二进制数，当该值小于等于5，F0＝1，当当该值小于等于10，大于5，F1＝1，当该值小于等于15，大于10，F2=1。 4.4 试分析图4.60 所示的码制转换电路的工作原理 答：①写出逻辑表达式 001G B B =⊕ 112G B B =⊕ 223G B B =⊕ 33G B = D C B A F2 F1 F0 输 入 输 出 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0
“数字逻辑与数字系统设计”教学大纲 课程编号：OE2121017 课程名称：数字逻辑与数字系统设计英文名称：Digital Logic and Digital System Design 学时：60 学分：4 课程类型：必修课程性质：专业基础课 适用专业：电子信息与通信工程（大类）开课学期：4 先修课程：高等数学、大学物理、电路分析与模拟电子线路 开课院系：电工电子教学基地及相关学院 一、课程的教学任务与目标 数字逻辑与数字系统设计是重要的学科基础课。该课程与配套的“数字逻辑与数字系统设计实验”课程紧密结合，以问题驱动、案例教学、强化实践和能力培养为导向，通过课程讲授、单元实验、综合设计项目大作业、设计报告撰写、研讨讲评等环节，实现知识能力矩阵中1.1.2.2、1.2.1.2以及2.5、2.6、3.6、4.1、4.2的能力要求。 要求学生掌握数字电路的基本概念、基本原理和基本方法，了解电子设计自动化（EDA：Electronic Design Automation）技术和工具。数字电路部分要求学生掌握数制及编码、逻辑代数及逻辑函数的知识；掌握组合逻辑电路的分析与设计方法，熟悉常用的中规模组合逻辑部件的功能及其应用；掌握同步时序逻辑电路的分析和设计方法，典型的中大规模时序逻辑部件。EDA设计技术部分，需要了解现代数字系统设计的方法与过程，学习硬件描述语言，了解高密度可编程逻辑器件的基本原理及开发过程，掌握EDA 设计工具，培养学生设计较大规模的数字电路系统的能力。 本课程教学特点和主要目的： （1）本课程概念性、实践性、工程性都很强，教学中应特别注重理论联系实际和工程应用背景。 （2）使学生掌握经典的数字逻辑电路的基本概念和设计方法； （3）掌握当今EDA工具设计数字电路的方法。 （4）本课将硬件描述语言(HDL)融合到各章中，并在软件平台上进行随堂仿真, 通
第六章时序逻辑电路 1 : 构成一个五进制的计数器至少需要（）个触发器 A:5 B:4 C:3 D:2 您选择的答案: 正确答案： C 知识点：n个触发器可构成一个不大于2n进制的计数器。A ---------------------------------------------------------------------------- 2 : 构成一个能存储五位二值代码的寄存器至少需要（）个触发器 A:5 B:4 C:3 D:2 您选择的答案: 正确答案： A 知识点：一个触发器能储存1位二值代码，所以用n个触发器组成的寄存器能储存n位二值代码。 ---------------------------------------------------------------------------- 3 : 移位寄存器不具有的功能是（） A:数据存储 B:数据运算 C:构成计数器 D:构成译码器 您选择的答案: 正确答案： D 知识点：移位寄存器不仅可以存储代码，还可以实现数据的串行-并行转换、数值的运算、数据处理及构成计数器。 ---------------------------------------------------------------------------- 4 : 下列说法不正确的是（） A:时序电路与组合电路具有不同的特点，因此其分析方法和设计方法也不同 B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数 C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能 D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能
97 4章课后习题解答 4.1 根据图题4.1中输入信号R 、S 的波形，画出图4.2.1中的基本RS 锁存器的状态变化波形。 [解]见图解4.1中Q 、Q 的波形。 4.2 根据图题4.2所给的时钟脉冲波形及输入信号R 、S 的波形，画出图4.2.6中时钟控制RS 锁存器输出Q 的波形。 [解]见图解4.2中Q 、Q 的波形。 4.3 主从JK 触发器电路结构如图题4.3.1(a)所示，设初态为0，已知CP 、J 、K 和R 的波形如图题4.3所示，试画出Q A 、Q B 的波形。 [解]见图解4.3中Q A 、Q B 的波形。 4.4 图题4.4中各触发器的初始状态Q =0，试画出在触发脉冲CP 作用下各触发器Q 端的电压波形。 [解]见图解4.4中Q 1~Q 8的波形。 图题、解4.1 图题、解 4.2 图题、解4.3
98 4.5画出图题4.5中Q 的波形（忽略触发器的传输延迟时间）。 [解]见图解4.5中Q 的波形。 4.6分别画出图题4.6 (a)、(b)中Q 的波形（忽略触发器的传输延迟时间，假定触发器的 初始状态为0）。 【解】见图解4.6中Q 的波形。 图题、解 4.4 图题、解4.5 图题 4.6
99 (a) (a) (b) 图解4.6 4.7 图题4.7所示为各种边沿触发器，已知CP 、A 和B 的波形，试画出对应的Q 的波形。（假定触发器的初始状态为0）。 【解】Q 1、Q 2、Q 3、Q 4的波形见图解4.7所示。 图题 4.7
100 图解4.7 4.8 试画出图题4.8中P 的波形（忽略触发器的传输延迟时间）。 【解】P 的波形见图解4.8所示。 图解4.8 4.9 试分析图题4.9所示引入转换电路（在虚线框内）后，整个触发器电路的逻辑功能。 图题 4.8
一、教学目标 （一）课程性质 课程设计。 （二）课程目的 1.进一步掌握数字电路课程所学的理论知识。 2.了解数字电路设计的基本思想和方法，学会科学分析和解决问题。 3.训练学生综合运用学过的数字电路的基本知识，独立设计相对复杂的数字电路的能 力。 4.培养认真严谨的工作作风和实事求是的工作态度。 二、教学内容基本要求及学时分配 （一）课程设计题目 题目见附录，原则上每三人一组，一组一题。 题目共14个，同一班级内不能选同一题目，即各班独立在14个题目中选择。 （二）设计内容 拿到题目后首先进行电路设计。然后在微机上采用Multisim输入设计电路，进行仿真，直至满足设计要求。 （三）设计要求 （1）事先预习，提出大体的设计构思； （2）按题目要求的逻辑功能进行设计，电路各个组成部分须有设计说明； （3）仿真完成后，需把设计的电路备份以备抽查； （四）使用的软件 使用软件为Multisim9。 三、主要教学环节 （一）设计安排 1.第1天讲授设计需要的软件、设计的要求、布置设计题目； 2.第1、2天学生进行设计，由教师验收，然后学生撰写和打印设计报告。 （二）指导与答疑 每天都有教师现场答疑，学生有疑难问题可找教师答疑。学时应充分发挥主观能动性，提高个人的动手能力，不应过分依赖教师。 （三）设计的考评 设计全部完成后，须经教师验收。验收时学生要讲述自己设计电路的原理、仿真情况。 教师根据学生设计全过程的表现和验收情况给出成绩。
四、课程设计报告的内容和要求 （一）课程设计报告的内容 按附录中给出的报告模板进行编写，用A4纸打印，左侧装订。 （二）课程设计报告编写的基本要求 1、按范例的格式书写，所有的内容一律打印； 2、报告内容包括设计过程、设计的电路图，软件仿真的结果及分析等； 3、设计过程中如果需要，列出设计的真值表； 4、整体电路原理图需说明各个部分的功能，仿真波形需说明如何对应设计要求； 5、相关知识可参考《逻辑设计基础》一书。因不同班级中可能有人选择相同题目，所以不允许有完全一样的报告，对于报告完全相同者，记为不及格。
习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。 化简后的函数 4-2 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表：逻辑函数表达式： C B A C B A C B A C B A Y? ? + ? ? + ? ? + ? ? = C B A⊕ ⊕ =) ( ACD D C B D B A D C B ACD D C B D B A D C B ACD D C B D B A D C B F ? ? ? ? ? ? ? = + + ? ? + ? ? = + + ? ? + ? ? = 逻辑图 B A C D F
4-3 用与非门设计四变量多数表决电路。当输入变量A 、B 、C 、D 有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表： 先用卡诺图化简，然后变换成与非-与非表达式： 逻辑函数表达式： 4-4 用门电路设计一个代码转换电路，输入为4位二进制代码，输出为 4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 ACD BCD ABC ABD ACD BCD ABC ABD ACD BCD ABC ABD Y ???=+++=+++=逻辑图
真值表： 卡诺图化简： 化简后的逻辑函数： Y 1的卡诺图 Y 2的卡诺图 Y 3的卡诺图 Y 4的卡诺图 A Y =1B A B A B A Y ⊕=+=2C B C B C B Y ⊕=+=3D C D C D C Y ⊕=+=4Y Y 逻辑图
时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6． 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用个触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（√） 2．组合电路不含有记忆功能的器件。（√） 3．时序电路不含有记忆功能的器件。（×） 4．同步时序电路具有统一的时钟CP控制。（√） 5．异步时序电路的各级触发器类型不同。（×） 6．环形计数器在每个时钟脉冲CP作用时，相临状态仅有一位触发器发生状态更新。（×） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（√） 8．计数器的模是指构成计数器的触发器的个数。（×） 10．D触发器的特征方程Q n+1=D，而与Q n无关，所以，D触发器不是时序电路。（×）
数字逻辑设计及应用论文 新学期伊始，我们也接触到了一门全新的课程——数字逻辑设计及应用。据了解，他是计算机专业和电子信息类专业的一门重要硬件基础课，其理论性和实践性很强，尤其强调工程应用。数字电路又是电子技术计算机硬件电路、通信电路、信息与自动化技术的基础，系统介绍了数字电路逻辑设计的基本知识、基本理论、基本器件和基本方法，详细介绍了各种逻辑电路的分析、设计与实现的全过程。 通过查询有关资料，我了解到数字电路是以二值数字逻辑为基础的，其工作信号是离散的数字信号。电路中的电子晶体管工作于开关状态，时而导通，时而截止。数字电路的发展与模拟电路一样经历了由电子管、半导体分立器件到集成电路等几个时代。但其发展比模拟电路发展的更快。从60年代开始，数字集成器件以双极型工艺制成了小规模逻辑器件。随后发展到中规模逻辑器件;70年代末，微处理器的出现，使数字集成电路的性能产生质的飞跃。数字集成器件所用的材料以硅材料为主，在高速电路中，也使用化合物半导体材料，例如砷化镓等。逻辑门是数字电路中一种重要的逻辑单元电路。TTL逻辑门电路问世较早，其工艺经过不断改进，至今仍为主要的基本逻辑器件之一。随着CMOS工艺的发展,TTL的主导地位受到了动摇，有被CMOS 器件所取代的趋势。近年来,可编程逻辑器件PLD特别是现场可编程门阵列FPGA的飞速进步，使数字电子技术开创了新局面，
不仅规模大，而且将硬件与软件相结合，使器件的功能更加完善，使用更灵活。 在这门课的学习过程中，我认为原理与实践环节两手都要抓，两手都要硬。原理能帮助在学习这本书的过程中不仅知其然，更是知其所以然，原理主要是所选用电子器件的结构与作用及开关代数基本定理，有了坚实的理论基础，一旦在本课程的尖端方面有了一些更新的，更广阔的应用途径，我们也能运用基本原理与分析方法掌握更新的技术。另外一方面，由于数字电路的发展依赖于硬件（集成电路的发展），也就是所选用的电子元件，因此，对于这方面结构和应用的了解也尤为关键。实践，更是尤为关键。原理如果无法很好的应用于实践，那就相当于什么都不是，因此，在学习这门课程中，显然应该把实践摆在一个相当重要的位置。充分利用数电实验课与课程设计的机会但是，掌握了一种硬件描述语言，体会基本器件与硬件描述语言之间的深层联系，在数电实验课上我们要有积极性不仅要优秀完成老师要求的实验任务，更要去思考改进方法。并认真学习设计性试验并利用课余时间去实践它即使没有实验条件也可以通过仿真软件去实现设计新实验增加自己的动手能力。我相信积累充足的工程经验会让我们受益终生。 在当今的世界上，很少有一种技术能像电子对数字电路发展的认识与看法：技术那样渗透到人类社会生活的一切领域，并且在许多方面改变着我们的生活。无论是当前信息技术的蓬
数字逻辑设计实验之--数字时钟 (姓名：网班：1班序号) 摘要：本实验完成了数字时钟的设计，数字时钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字时钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。VHDL是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。通过应用VHDL对数字时钟的设计，达到对VHDL的理解。该系统在开发软件Quartus Ⅱ环境中设计完成，本文给出了设计该数字时钟系统的流程和方法。 关键词：数字时钟VDHL Quartus Ⅱ 一、实验目的 （1）通过设计一个2FSK调制器，初步了解QuartusII采用VHDL编程方式进行设计的流程。 （2）进一步熟悉FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。 二、课题分析 在程序方面，采用分块设计的方法，这样既减小了编程难度、使程序易于理解，又能便于添加各项功能。程序可分为闹钟的声音程序、时间显示程序、日期显示程序，秒表显示程序，时间调整程序、闹钟调整程序、定时调整程序，延时程序等。运用这种方法，关键在于各模块的兼容和配合，若各模块不匹配会出现意想不到的错误。 首先，在编程之前必须了解硬件结构尤其是各引脚的用法，以及内部寄存器、存储单元的用法，否则，编程无从下手，电路也无法设计。这是前期准备工作。第二部分是硬件部分：依据想要的功能分块设计设计，比如输入需要开关电路，输出需要显示驱动电路和数码管电路等。第三部分是软件部分：先学习理解汇编语言的编程方法再根据设计的硬件电路进行分块的编程调试，最终完成程序设计。第四部分是软件画图部分：设计好电路后进行画图，包括电路图和仿真图的绘制。第五部分是软件仿真部分：软硬件设计好后将软件载入芯片中进行仿真，仿真无法完成时检查软件程序和硬件电路并进行修改直到仿真成功。第六部分是硬件实现部分：连接电路并导入程序检查电路，若与设计的完全一样一般能实现想要的功能。最后进行功能扩展，在已经正确的设计基础上，添加额外的功能！ 三、实验内容 （1）、数字时钟钟要求： ①、显示时、分、秒 ②、时钟的“时”、“分”、“秒”要求各用两位显示； ③、整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位； （2）设计思想：
第4章 作业答案 1、某工厂有三个车间，每个车间各需1kW 电力。这三个车间有两台发电机组供电，一台是1kW ，另一台是2kW 。三个车间经常不同时工作，有时共有1个车间工作，有时两个或三个车间同时工作。为了节省能源又能保证电力供应，请设计一个逻辑电路，能自动完成供电分配任务。（所需要的门电路输入引脚个数和类型无限制要求，但是尽量用与非门和异或门实现）。 解：设A 、B 、C 分别为三个车间工作时的电力需求情况，1为工作，需要用 电，0为不工作不需要电力供应；输出为两个F 1、F 2，F 1=1表示需要1Kw 的发电机供电，F 2=1表示需要2Kw 的发电机供电，根据题意列阵真值 根据真值表得F 1和F 2的逻辑函数为： C B A F ⊕⊕=1 BC AC AB BC AC AB ABC C AB C B A BC A F ??=++=+++=2 电路图为： 2、分析下面逻辑电路图的功能。 解：根据电路图写出布尔表达式为：BC A BC A F +=?= 根据真值表可知，当A 为1或B 、C 同时为1时，输出F=1；此电路可看作一个表决电路，A 为主裁判，B 、C 为副裁判，规则为：当主裁判通过或两个副裁判同时通过时， 最终表决结果F 为通过。
3、使用74138和与非门（输入引脚数目无限制）实现函数BC A F += 解：将函数扩展成为最小项表达式： 7654376543m m m m m =????= 也可以如下操作： CBA A CB A B C BA C A B C ABC C AB C B A C B A BC A BC A F ++++=++++=+= 7 65317653176531Y Y Y Y Y m m m m m m m m m m ????=????=++++= 4、使用74151和逻辑门实现下列逻辑函数。 （1）∑=)7,3,1,0(),,(m C B A F 解：7766554433221100D m D m D m D m D m D m D m D m Y +++++++= 令输入D 0、D 1、D 3、D 7为1，D 2、D 4、D 5、D 6为0，可得： F m m m m Y =+++=73107 6543m m m m m ABC C AB C B A C B A BC A BC A F ++++=++++=+=
. . 电子科技大学网络教育考卷（A 卷） (20 年至20 学年度第 学期) 考试时间 年 月 日(120分钟) 课程 数字逻辑设计及应用（本科） 教师签名_____ 大题号 一 二 三 四 五 六 七 八 九 十 合 计 得 分 一、填空题(每空1分，共20分) 1、请完成如下的进制转换：22.7510= 2= 8= 16； 2、F6.A 16= 10= 8421BCD = 余3码 3、-9910的8位（包括符号位）二进制原码是 ，8位二进制反码是 ，8位二进制补码是 ； 4、请问逻辑F=A /B+(CD)/+BE /的反函数F /= ； 5、F(A,B,C)=Σm （2,4,6）=ПM( )； 6、请问图1-6所完成的逻辑是Y= ； 7、74148器件是一个2-8编码器，它采用的编码方式是 ； 8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是 方法来实现全加逻辑。 9、如果一个与或逻辑电路的函数式为：)C B )(B A (Y / / ++=，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 ； 10、请写出JK 触发器的特性方程：* Q = ； 11、请写出T 触发器的特性方程：*Q = ； 12、请写出D 触发器的特性方程：*Q = ； 13、请写出SR 触发器的特性方程：*Q = ； 14、如果某组合逻辑的输入信号的个数为55个，则需要 位的输入编码来实现该逻辑。 二、选择题（每题1分，共10分） 1、下面有关带符号的二进制运算，描述正确的是，其中X 是被减数，Y 是加数，S 为和： ①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码 ③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码 2、逻辑函数式AC+ABCD+ACD /+A /C= ①. AC ②. C ③. A ④. ABCD 3、请问F=A ⊕B 的对偶式=D F ①. A+B ②. A ⊙B ③. AB ④. AB /+A /B 4、已知门电路的电平参数如下：，，，，V 8.0V V 0.2V V 5.0V V 7.2V max IL min IH max OL min OH ====请问其高电平的噪声容限为： ①.2.2V ②.1.2V ③.0.7V ④.0.3V 5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是： ①.逻辑函数式 ②.真值表 ③.卡诺图 ④.逻辑电路图 6、下面电路中，属于时序逻辑电路的是： ①.移位寄存器 ②.多人表决电路 ③.比较器 ④.码制变换器 7、一个D 触发器的驱动方程为Q X D ⊕=，则其逻辑功能与以下哪种触发器相同： ①. JK 触发器 ②. SR 触发器 ③. D 触发器 ④. T 触发器 8、n 位环形计数器，其计数循环圈中的状态个（模）数为： ①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个 9、n 位扭环计数器，其计数循环圈中的状态个（模）数为： ①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个 10、用555时基电路外接定时阻容元件构成单稳态触发器，当增大阻容元件的数值时，将使： ①.输出脉冲的幅度增加 ②.输出脉冲宽度增加 ③.输出脉冲重复频率提高 ④.以上说法都不对 三、判断题（每题1分，共10分） 1、CMOS 集成逻辑OD 门，可以用以线与操作；（ ） 2、三态门的附加控制端输入无效时，其输出也无效；（ ） 3、三态门的三个状态分别为高电平、低电平和高阻态；（ ） 4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相同；（ ） 5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ ） 6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（ ） 7、模拟信号是连续的，而数字信号是离散的；（ ） 8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ ） 9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（ ） 10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ ） 四、卡诺图化简（8分） 请将逻辑F （A,B,C,D ） = ∑m( 0, 2, 3, 5, 7, 8, 10, 11, 13)化成最简与或式； 姓名__________________ 专业名称__________________ 班号________________学号__________________教学中心_________________ …………………… …… … … … … …密………………… …… … … … … ……封……………… …… … … …线… … … …… … … …………………… 图1-6
习题六 6.1 可编程逻辑器件有哪些主要特点？ PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。它可以把一个数字系统集成在一片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。 采用PLD设计数字系统和中小规模相比具有如下特点： (1) 减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。 (2) 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。 (3) 缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短； (4) 用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度； (5) 由于PLD集成度高，测试与装配的量大大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本； (6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性； (7) 系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。 6.2 常见PLD器件有哪些主要类型？ 常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。也有人把它们分别称为低密度PLD和高密度PLD。 6.3 简述PAL和PLA在结构上的主要区别。 PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的PAL器件的输入、输出端个数固定。在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。 PLA的逻辑结构与PROM类似，也是由一个与阵列和一个或阵列构成。所不同的是，它的与阵列和或阵列一样是可编程的。而且，n个输入变量的与阵列不再是产生n2个与项，而是有P个与门就提供P个与项，每个与项与哪些变量相关可由编程决定。或阵列通过编程可选择需要的与项相或，形成与–或函数式。由PLA实现的与–或函数式一般是最简与–或表达式。 6.4 说明PAL器件输出及反馈电路的结构类型及其特点。 在品种较多的PAL器件中，其“与”阵列的结构是类同的，不同的是门阵列规模的大小和输出电路的结构。常见的输出结构有组合型输出和寄存器型输出两类。 (1) 组合型输出结构 组合输出型结构适用于组合电路。常见的有或门输出、或非门输出、与或门输出、与或非门输出以及带互补输出端的或门等。或门的输入端数，不尽相同，一般在2~8个之间。有的输
《数字逻辑与电路》复习题 第一章数字逻辑基础（数制与编码） 一、选择题 1．以下代码中为无权码的为CD。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为AB 。 A.8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码 3．一位十六进制数可以用 C 位二进制数来表示。 A. １ B. ２ C. ４ D. 16 4．十进制数25用8421BCD码表示为 B 。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为ABCD 。 A. (0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．与八进制数(47.3)8等值的数为：A B。 A.(100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 8.常用的BC D码有C D 。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（√） 2. 8421码1001比0001大。（×） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（√） 4．格雷码具有任何相邻码只有一位码元不同的特性。（√） 5．八进制数（17）8比十进制数（17）10小。（√） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（√） 7．十进制数（9）10比十六进制数（9）16小。（×） 8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。（√） 三、填空题
习题六 1分析图1所示脉冲异步时序逻辑电路。 (1) 作出状态表和状态图； (2) 说明电路功能。 图1 解答 (1)该电路是一个Mealy型脉冲异步时序逻辑电路。其输出函数和激励函 数表达式为 (2)电路的状态表如表1所示，状态图如图2所示。
图2 (3) 由状态图可知，该电路是一个三进制计数器。电路中有一个多余状态10， 且存在“挂起”现象。 2 分析图3所示脉冲异步时序逻辑电路。 (1) 作出状态表和时间图； (2) 说明电路逻辑功能。 图3 解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状 ○2电路状态表如表2所示，时间图如图4所示。
表2 图4 ○ 3 由状态表和时间图可知，该电路是一个模6计数器。 3 分析图5所示脉冲异步时序逻辑电路。 (1) 作出状态表和状态图； (2) 说明电路逻辑功能。 图5
解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为 ○2该电路的状态表如表3所示，状态图如图6所示。 图6 ○3该电路是一个“x1—x2—x3”序列检测器。 4分析图7所示脉冲异步时序电路，作出时间图并说明该电路逻辑功能。
图7 解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状 态。激励函数表达式为 ○2电路次态真值表如表4所示，时间图如图8所示。 图8 ○3该电路是一个模4计数器。 5 用D触发器作为存储元件，设计一个脉冲异步时序电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入
习题一 1.1 把下列不同进制数写成按权展开式: ⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3 ⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4 ⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3 ⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-3 1.2 完成下列二进制表达式的运算: 1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： ⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10 ⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10 ⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)10 1.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： ⑴(29)10=(1D)16=(11101)2=(35)8 ⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 ⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)8
1.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除. 1.6 写出下列各数的原码、反码和补码： ⑴0.1011 [0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011 ⑵0.0000 [0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000 ⑶-10110 [-10110]原=110110; [-10110]反=101001; [-10110]补=101010 1.7 已知[N]补=1.0110,求[N]原,[N]反和N. 解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.1010 1.8 用原码、反码和补码完成如下运算： ⑴0000101-0011010 [0000101-0011010]原=10010101； ∴0000101-0011010=-0010101。 [0000101-0011010]反=[0000101]反+[-0011010]反=00000101+11100101=11101010 ∴0000101-0011010=-0010101 [0000101-0011010]补=[0000101]补+[-0011010]补=00000101+11100110=11101011 ∴0000101-0011010=-0010101 ⑵0.010110-0.100110 [0.010110-0.100110]原=1.010000； ∴0.010110-0.100110=-0.010000。 [0.010110-0.100110]反=[0.010110]反+[-0.100110]反=0.010110+1.011001=1.101111
………密………封………线………以………内………答………题………无………效…… 一、填空题(每空1分，共20分) 1、请完成如下的进制转换：22.7510= 10110.11 2= 26.6 8= 16.C 16； 2、F6.A 16= 246.625 10= 0010 0100 0110.0110 0010 0101 8421BCD = 0101 0111 1001.1001 0101 1000 余3码 3、-9910的8位（包括符号位）二进制原码是 11100011 ，8位二进制反码是 10011100 ，8位二进制补码是 10011101 ； 4、请问逻辑F=A /B+(CD)/+BE /的反函数F /= A C D E CD B /+ ； 解： ACDE CD B CDE B ACDE CD B CD AB ) E B (CD )B A ()BE )CD (B A ( F ///////////+=+++=+??+=++= 5、F(A,B,C)=Σm （2,4,6）=ПM( 0,1,3,4,7 )； 6、请问图1-6所完成的逻辑是Y= A ⊕B ； 解：通过真值表可以可到该逻辑： 7、74148器件是一个3-8编码器，它采用的编码方式是 优先编码 或 数大优先编码 ； 8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是 超前进位 或 先行进位 方法来实现全加逻辑。 9、如果一个与或逻辑电路的函数式为：)C B )(B A (Y / / ++=，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 （A /+C ） ； 10、请写出JK 触发器的特性方程：* Q = JQ /+K /Q ； 11、请写出T 触发器的特性方程：*Q = T ⊕Q 或者TQ /+T /Q ； 12、请写出D 触发器的特性方程：*Q = D ； 13、请写出SR 触发器的特性方程：*Q = S+R /Q ； 14、如果某组合逻辑的输入信号的个数为55个，则需要 6 位的输入编码来实现该逻辑。 解：采用的公式应该是log 255，向上取整 二、选择题（每题1分，共10分） 1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和： ①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码 图1-6