周测14组合逻辑电路、触发器和时序逻辑电路
一、单项选择题(每题2分,共20分)
（ ）1.以下能防止空翻现象的触发器是________
A.基本RS 触发器
B.同步RS 触发器
C.主从RS 触发器
D.RS 触发器
（ ）2.构成加法器的基本电路是________
A.基本放大电路
B.限幅电路
C.门电路
D.触发器
（ ）3.用二进制异步计数器从零计到十进制数50，至少需要触发器的个数为________
A.S
B.6
C.7
D.4
（ ）4.寄存器主要用于________
A.存储数码和信息
B.水久存储二进制数码
C.存储十进制数码
D.暂存数码和信息
（ ）5.如果要存储6位二进制数码通常要用________个触发器来构成寄存器。
A.2
B.3
C.6
D.12
（ ）6.抗千扰能力较差的触发方式是________
A.同步触发
B.上升沿触发
C.下降沿触发
D.主从触发
（ ）7.二—十进制译码器有________
A.3个输入端，8个输出端
B.4个输入端，10个输出端
C.4个输入端，9个输出端
D.3个输入端，9个输出端
（ ）8.七段显示译码器要显示数“2”则共阴极数码显示器的a —g 引脚的电平应为________
A.1101101
B.1011011
C.1111011
D.1110000
（ ）9.3位二进制编码器输人信号为1时,输出Y2Y1Y0。=
A. 100
B.110
C.011
D.101
（ ）10.十进制数(67)10码对应的8421码是________
A.10000111
B.1100111
C.1100011
D.1100110
二、判断题(每题2分,共20分)
（ ）1.JK 触发器的特性方程是N N N Q K Q J Q +=+1。
（ ）2.主从RS 触发器工作分两拍进行，先是从触发器工作再是主触发器工作。
（ ）3.半导体数码管是将发光管排列成“日”字形状制成的。
（ ）4.译码器属于组合逻辑电路，其输入的具有特定含义的二进制的代码，输出的是数字而不是信号。 （ ）5.组合逻辑电路的分析是指根据实际问题设计出相应的逻辑电路图。
（ ）6. 数码显示器属于时序逻辑电路类型。
（ ）7.移位寄存器每输入一个脉冲时，不一定只有一个触发器翻转。
（ ）8.将JK 触发器的JK 端连在一起作为输人端，就构成了D 触发器。
（ ）9.触发器能够存储一位二值信号。
（ ）10.主从触发器电路中，主触发器和从触发器输出状态的翻转是同时进行的。
三、填空题（每题2分，共20分）
1.由或非门组成的基本RS 触发器输人信号不允许R=________，S=________。
2.T 触发器要预先设置为1状态,应将D S 设置为________电平，D R 设置为________电平。
3.具有置0、置1功能的触发器是________。
4.组合逻辑电路不具有________功能，它的输出直接由电路的________所决定，与输入信号作用前的电路状态无关。
5.逻辑电路按其逻辑功能和结构特点可分为两大类，一类为________________，另一类为________________。
6.从器件特性来分，数字集成电路有________和________两大类。
7.计数器按计数时各触发器状态转换与计数脉冲是否同步，可分为________计数器和________计数器。
8.时序逻辑电路由具有控制作用的________和具有________功能的触发器构成。
9.若需要每输人1024个脉冲，分额器能输出一个脉冲，则这个分额器最少需要的触发路个数为________个。
10.N进制计数器状态转换的特点是设定初态后，每来________个CP脉冲，计数器又重回初态。
四、简答题（每题5分，共20分）
1.组合正辑电路的分析方法。
2.时序逻辑电路的功能。
五、综合分析疆:(每题10分，共20分)
1.如图所示触发器中，分析每个触发器的功能，并指出那个触发器具有计数功能。
2.试分析图时中还餐电路的工作原理要求:
(1)列出社本衣状态转换图。
(2)说明计数器的逻辑功能。
3.有A、B、C三条皮带传动机，送货方向为A→B→C，为防止物品在传动带上堆积，造成落地损坏要求：C停B必停，B停A必停，否则就发出报警信号，设计该逻辑电路。
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
引言 人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。 1 设计技术要求 （1）项目名称：十进制同步计数器的设计 （2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) （3）供电电源：5V （4）输入要求：异步清除，CMOS电平 （5）进行原理图设计，并完成电路的仿真 （6）版图设计，完成LVS一致性检验，生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤： ①建立最简原始状态图。 ②确定触发器级数，进行状态编码。 ③用状态装换卡诺图化简，求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型，求驱动方程。 ⑥画逻辑图。
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
【总复习卷】 第3、5章组合逻辑电路和时序逻辑电路在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为组合逻辑电路和时序逻辑电路两大类。 【知识结构图】 【本章重点】 第3章、组合逻辑电路 1．组合逻辑电路在电路结构及逻辑功能上的特点。 2．编码器和译码器的电路设计。 3．各类编码及译码器逻辑功能介绍。 4．集成编码器及译码器使用。 第5章、时序逻辑电路 1．时序逻辑电路在电路结构及编逻辑功能上的特点。 2．各类寄存器寄存数码的原理。 3．二进制和非二进制计数器工作原理及波形图。 4．简单异步二进制计数器的设计。 5．常用中大规模计数器的使用。 【本章难点】1．编码器、译码器真值表的写法。 2．同步计数器计数状态的分析。 【本章考点】1．组合逻辑电路和时序逻辑电路的各自的特点。 2．编码器和译码器电路设计及工作原理分析。 3．寄存器寄存数码的工作过程（波形）。 4．各种类型计数器的计数状态表、状态转换图、工作波形图。
综合训练（第3、5章） 一、填空题 1. 在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为_________逻辑电路和_________逻辑电路两大类。 2. 把0和1按一定规律编排，使每组代码具有一个特定的含义的过程，称为_________。把代码的 特定含义翻译出来的过程称为_________。 3. ________常用于接收、暂存、传递数码等。存放n位二进制数码需要______个触发器。 4. 能实现_________操作的电路称为计数器；按计数时各触发器状态转换与计数脉冲是否同步。可 分为_________计数器和_________计数器。_________进制计数器是各种计数器基础。 5. 一个四位二进制减法计数器状态为_________时，再输入一个计数脉冲,计数状态为1111，并向高 位发出__________信号。 6. 要把y0、y1．．．．．．．y11、y12十三个信号编成二进制代码．至少需要_________位二进制数码。７. 构成计数器的基本电路是__________，如果把n个这类基本电路串联起来，就可以表示 __________位二进制数。 二、判断题(对的打“√”,错的打“×”) 1．组合逻辑电路具有记忆功能。( ) 2．编码是译码的逆过程。( ) 3．移位寄存器每输入一个脉动时，不一定只有一个触发器翻转。( ) 4．译码时每次只有一个输出端输出有效，即该输出端为1，其余为0。( ) 5．移位寄存器即可并行输出也可以串行输出。（） 6．数码寄存器存放的数码可以并行输入也可以串行输入。（） 7．数码寄存器最简单的寄存器，这种寄存器称为并行输入，并行输出数码寄存器。（) 8．右移位寄存器存放的数码将从低位到高位，依次串行输入。（） 9．时序逻辑电路结构上的特点是：由门电路和触发器组成。（） 10．具有8个触发器的二进制异步计数器能表达256种状态。（） 11．表示一位十进制数至少需要二位二进制数。（） 12．构成一位十进制计数器至少需要4个触发器。（） 13．在异步计数器中，若按自然顺序计数，则要求最低位触发器每输入一个计数脉冲其状态就翻转一次。（） 14．显示器属于时序逻辑电路类型。（） 15．触发器属于最简单的时序逻辑电路。（） 16．八位二进制数能表十进制数的最大值是256。（） 17．按8421BCD码进行计数的十进制计数器1010-1111这六种状态不允许出现。( ) 18．构成计数器电路的器件必须有具有记忆能力的。（）
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有
关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程
实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。 第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度 S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减 课程名称：数字逻辑电路设计实践实验名称：组合逻辑电路设计 时序逻辑电路 1、 实验目的 1. 掌握时序逻辑电路的一般设计过程； 2. 掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3. 掌握时序逻辑电路的基本调试方法； 4. 熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 2、 实验原理 详见书103～147 3、 实验内容 1. 广告流水灯 a. 实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED 组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 1 写出设计过程，画出设计的逻辑电路图，按图搭接电路。 1）状态转换图： 现态 次态 Q2(n) Q1(n) Q0(n) Q2(n+1) Q1(n+1) Q0(n+1) 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 2)建立卡诺图： 001 010 100 011 101 110 000 111 1!1 210n n n Q Q Q +++ 有上表得： Q 0n 1=Q 0 n 0 1 00 01 11 10 2 n Q 10n n Q Q Q 1n 1=Q 0n ⊕Q 1 n Q 2n 1=Q 0n Q 1n ⊕Q 2n =Q 0n Q 1n ⊕Q 2 n 因此，需要三个D 触发器来实现时序电路，三个D 触发器分别对应Q0、Q1、Q2 通过一片74LS138 3-8线译码器将Q2Q1Q0所对应的二进制码输出转化为相应的0~7号LED 灯的输入电平。 2 将单脉冲加到系统时钟端，静态验证实验电路。 3 将TTL 连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉 冲CLK 、触发器的输出端Q2、Q1、Q0和8个LED 上的波形。 b ． 实验数据 ① 设计电路。 U1A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U2A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4 U3B 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U4A 74ALS86N U5B 74ALS86N U6A 74LS04N U7A 74LS00N VCC 5V 1 45 78U9 74LS138N Y015Y114Y213Y312Y411Y510Y69Y7 7 A 1 B 2 C 3G16~G2A 4~G2B 5 6 23 VCC VCC 5V VCC LED ② 静态验证 （自拟表格） 将3-8译码器的15Y ~0Y 输出端，从左到右依次接测试箱上的8个LED 灯80~L L ，3个D 触发器共同接箱上经消抖处理的当脉冲信号（上升沿触发）。依次按动单脉冲按钮，得以下结果。见表1. 表1.广告流水灯静态验证结果 次序 L8 L7 L6 L5 L4 L3 L2 L1 1 暗 亮 亮 亮 亮 亮 亮 亮 2 亮 暗 亮 亮 亮 亮 亮 亮 3 亮 亮 暗 亮 亮 亮 亮 亮 4 亮 亮 亮 暗 亮 亮 亮 亮 5 亮 亮 亮 亮 暗 亮 亮 亮 6 亮 亮 亮 亮 亮 暗 亮 亮 “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。 第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示： 习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。 图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图 第14章 触发器和时序逻辑电路 一、选择题： 1、相同计数器的异步计数器和同步计数器相比,一般情况下( ) A. 驱动方程简单 B. 使用触发器个数少 C. 工作速度快 D. 以上都不对 2、n 级触发器构成的环形计数器,其有效循环的状态数是( ) A. n 个 B. 2个 C. 4个 D. 6个 3、下图所示波形是一个( )进制加法计数器的波形图。试问它有( )个无效状态。 A .2； B. 4 ； C. 6； D. 12 4、设计计数器时应选用（ ）。 A ．边沿触发器 B ． 基本触发器 C ．同步触发器 D ．施密特触发器 5、一块7490十进制计数器中,它含有的触发器个数是( ) A. 4 B. 2 C. 1 D. 6 6、n 级触发器构成的扭环形计数器,其有效循环的状态数是( ) A. 2n 个 B. n 个 C. 4个 D. 6个 7、时序逻辑电路中一定包含（ ） A.触发器 B.组合逻辑电路 C.移位寄存器 D.译码器 8、用n 个触发器构成计数器，可得到的最大计数长度为（ ） A. 2n B.2n C.2 n D. n 9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（ ） A.右移二位 B.左移一位 C. 右移二位 D.左移一位 10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（ ） X/Z 0/0 1/1 A. 0101 B.1011 C.0111 D.1000 11、、一位8421BCD 码计数器至少需要（ ）个触发器 A. 4 B. 3 C.5 D.10 P Q1 Q2 Q3 触发器和时序逻辑电路测试题 （十二章，十三章） 一、填空题 1、存放N为二进制数码需要_______个触发器。 2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状 态为1111，然后向高位发_____信号。 3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的 触发器两部分组成。 4、十进制计数器最少要用______个触发器。 5、用N个触发器可以构成存放_______位二进制代码寄存器。 6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位 ________逻辑电路和_________逻辑电路两大类。 7、8421BCD码位1001，它代表的十进制是_________。 8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲， 计数状态位________。 9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。 10、同步计数器各个触发器的状态转换，与________同步，具有______特点。 11、寄存器在断电后，锁存的数码_______。 12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二 进制数码_________到______6个状态。 二、判断题、 1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。（） 2、移位寄存器即可并行输出也可串行输出。（） 3、右移寄存器存放的数码将从低位到高位，依次串行输入。（） 4、八位二进制能表示十进数的最大值是256. （） 5、表示一位十进制数至少需要二位二进制。（） 6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。（） 7、数码寄存器存放的数码可以并行输入也可以串行输入。（） 8、显示器属于时序逻辑电路类型。（） 9、计数器、寄存器和加法器都属于时序逻辑电路。（） 10、时序逻辑电路具有记忆功能。（） 11、用4个触发器可构成4位二进制计数器。（） 武汉大学计算机学院教学实验报告课程名称数字逻辑成绩教师签名 实验名称触发器及其运用和组合逻辑电 路的分析实验序号02 实验日期2012-05 -09 姓名徐佩学号2012301 500163 专业计算机 科学与 技术 年级-班2012级 计科5 班 一、实验目的及实验内容 （本次实验所涉及并要求掌握的知识；实验内容；必要的原理分析） 小题分：一、实验目的 1）1.熟悉并掌握R-S、D、J-K触发器的构成、工作原理和功能测试方法。 2.学会正确使用触发器集成芯片。 3.了解触发器的简单应用。 2）1. 掌握组合逻辑电路的分析方法。 2. 掌握组合逻辑电路的设计方法，逻辑函数简化技术及芯片的使用方法。 二、实验内容 1）1. 基本R-S触发器的功能测试 2. 集成D触发器的功能测试及应用 2）1. 组合逻辑电路的分析 2. 组合逻辑电路的设计 三、实验原理 1）1用“与非门”构成的基本R-S触发器是无时钟控制低电平直接触发的触发器, 它具有置“0”、置“1”和“保持”三种功能 2在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n ，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器 2）1、逻辑电路分析，是指对一个给定的逻辑电路找出其输出与输入之间的逻辑关系。 2、逻辑电路设计的首要任务是将设计问题转化为逻辑问题，即将文字描述的设计要求抽象为一种逻辑关系。就组合逻辑电路而言，就是抽象出描述问题的逻辑表达式。 二、实验环境及实验步骤 小题分：（本次实验所使用的器件、仪器设备等的情况；具体的实验步骤） 一、实验环境 1）1. 双踪示波器 2. 74LS00 二输入四与非门 3. 74LS112 双J-K触发器 4. 74LS74 双D触发器 2）1. TD-DS实验箱 2. 示波器 3. 74LS00 二输入四与非门 4. 74LS04 六反相器 5. 74LS20 四输入二与非门 6. 74LS86 二输入四异或门 二、实验步骤 1）用相对应的芯片做实验，连接电源，测试效果；验证电路的逻辑功能。 2）结合芯片，连接实验所给的逻辑电路，测试其功能。 三、实验过程分析 小题分：（详细记录实验过程中发生的故障和问题，进行故障分析，说明故障排除的过 程及方法。根据具体实验，记录、整理相应的数据表格、绘制曲线、波形等） 习题13 13-1分析如习题13-47图所示电路的逻辑功能。 图13-47 习题13-1图 解：Array + = Y+ AB ABC AC 该电路功能为三人表决电路， A具有否决权。 13-2分析如习题13-48图所示电路的逻辑功能。 图13-48 习题13-2图 解： B A C B C A Y ++= 从真值表中可以看出此电路实现的功能是：检测三个输入是否全相同。 13-3 已知一个组合逻辑电路的输入A ，B 和输出Y 的波形如图13-49所示，写出Y 的逻辑表达式，用与非门实现该组合逻辑电路。 图13-49 习题13-3图 解： B A B A B A B A Y ?=+= A B Y 13-4由两个或非门组成的基本RS 触发器及S ，R 端的波形如图13-50所示，请画出Q 端和Q 端的波形。 图13-50 习题13-4图 解： S R 状态不定 状态不定 Q Q 13-5 JK 触发器的逻辑图及输入波形如图13-51，请画出输出端Q 的波形。 图13-51 习题13-5图 解： Q J CP K 13-6 判断下列说法是否正确： (1) 仅有触发器构成的逻辑电路一定是时序逻辑电路。 (2) 仅有门电路构成的逻辑电路一定是组合逻辑电路。 (3) 计数器是执行连续加1操作的逻辑电路。 (4) n 个触发器可以组成存放2n 位二进制代码的寄存器。 (5) 左移移位寄存器是将所存储的数码逐位向触发器的高位移。 (6) 左移移位寄存器的串行输入端应按照先高位后低位的顺序输入代码。 答：（1）对；（2）错；（3）错；（4）错；（5）错；（6）错。 13-7 由四位双向移位寄存器74LS194构成的电路如图13-52所示，设初态为0000，请列出状态转换表。 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。 2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 组合逻辑电路和时序逻辑电路 一、实验目的 1. 熟悉集成电路的引脚排列。 2. 掌握TTL组合逻辑电路的设计方法，完成单元功能电路的设计。 3. 熟悉中规模集成电路译码器、数据选择器的性能与应用。 4. 掌握数字电子技术Multisim软件的使用。 5. 掌握用软件测试D触发器和JK触发器功能的方法。 6. 学会设计和实现具有一定功能的时序逻辑电路。 二、仪器设备 Multisim 10软件 三、实验内容与步骤 1. 用两片74LS00设计一个三人表决电路 要求该电路有3个输入端，1个输出端，输入信号接开关，输出端接发光二极管，当两个以上的人同意时，发光二极管亮。 2. 设计一个三输入三输出的逻辑电路。 要求用2-4译码器74LS139或数据选择器74LS153设计电路，实现功能如下：当A=1，B=C=0时，红绿灯亮； 当B=1，A=C=0时，绿黄灯亮； 当C=1，A=B=0时，黄红灯亮； 当A=B=C=0时，三灯全亮； 其余情况三灯全灭。 3. 利用D触发器或JK触发器和与非门设计一个4人抢答器 要求用开关作为抢答输入，发光二极管作为抢答输出，主持人用单脉冲作为清零输入。 4. 利用中规模计数器74LS161实现任意进制计数器 四、注意事项 1.所用全部器件的输出端不允许与地或电源相连接 2.器件本身的电源和地切勿接反 3.接逻辑电路之前，必须先测试所用单片组件之功能 4.检测导线的好坏 五、实验步骤及过程 1.用两片74LS00组成的三人表决电路。 A、B、C三个单刀单掷开关表示输入，高电平表示同意，悬空（0表示 不同意），LED小灯表示投票结果。仿真电路图如下：时序逻辑电路练习题90281
习题 触发器和时序逻辑电路
时序逻辑电路
同步时序逻辑电路分析与设计
实验二 时序逻辑电路的设计[1]
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第13章_组合逻辑电路和时序逻辑电路习题答案
同步时序逻辑电路的分析方法
组合逻辑电路和时序逻辑电路
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