Motorola MC145162/D (CMOS)翻译——中文
福州大学林仁杰翻译一、简介
MC145162（可编程的双PLL(锁相环)频率合成器），最高频率可达到60 MHz 和85 MHz 。适合配合MC3361，MC3362，MC2833等调频发射接收模块的使用，适用于全球范围内的CT-1制式的无绳电话。同样适用于需要60 MHz以下的频率其它产品。
MC145162-1是MC145162的高频版本，工作频率高达85 MHz。
通过MCU的串行接口，我们可以非常方便地操作它的完全可编程的接收、发射、参考、辅助参考计数器。正因为这样，所以它可使用于任何CT-1制式的无绳电话。本元件的发射环和接收环各有一个独立的相位检测器。一个共用的参考晶体，驱动两个独立的参考频率计数器，为发射环和接收环提供了独立的参考频率。如果有需要的话，辅助参考计数器可以让我们为发射环和接收环选择一个额外的参考频率。
二、参数范围
工作电压范围：2.5 到5.5 V。
工作温度范围：–40 到+75℃
功耗：3.0 mA @ 2.5 V最大工作频率：
MC145162 - 60 MHz @ 200 mV p–p, VDD = 2.5 V
MC145162-1 - 85 MHz @ 250 mV p–p, VDD = 2.5 V
可选3线或者4线的串行接口。内置MCU时钟输出，值为参考晶体的频率÷3/÷4可选。可由MCU的MCUCLK脚控制省电模式。内置的参考晶体，支持外置的晶体可达16.0 MHz。参考频率计数器的分频范围：16-4095
辅助参考频率计数器的分频范围：16-16,383
发射计数器的分频范围：16-65,535
接收计数器的分频范围：16-65,535
三、管脚定义
输入端：
OSCin/OSCout——参考晶体输入/输出引脚（第7、8脚）
当连接到一个外接的并联谐振晶体的时候，这些引脚组成了一个参考振荡器。应用在各国的无绳电话时，图6显示了不同的晶体频率和参考频率的关系。作为一个外接产生的参考信号时，OSCin可作为输入脚，通常是AC耦合的。
MCUCLK——系统时钟脚（第5脚）
这个输出脚提供了一个3分频或者4分频的晶体频率信号（OSCout），由控制寄存器中
的专用位来配置。
本信号可以作为MCU或者其他系统的时钟源。
ADin, Din, CLK, ENB——辅助数据输入脚、数据输入脚、时钟脚、使能脚（第2、3、1、4脚）
这4个脚提供了一个MCU的串行接口，为参考计数器、发射通道计数器、接受通道计数器编程。他们还提供PLL的各种控制功能，包括省电模式与编程格式。
TxPS/fTx, RxPS/fRx——发射省电模式、接收省电模式（第13、11脚）
正常情况下，这些输出引脚提供了内置节能模式工作的状态信息。假如发射通道计数器电路处于关机模式，TxPS/fTx脚被置高。假如接收通道计数器电路处于关机模式，RxPS/fRx 脚被置高。这些输出脚被用来控制发射机和接收机的外置电源开关，以节省MCU的控制引脚。
在Tx/Rx通道计数器处于测试模式时，TxPS/fTx 与RxPS/fRx引脚分别输出发射通道计数器（fTx）和接收通道计数器（fRx）的分频值。控制寄存器控制这个测试模式。计数器的测试模式的详细资料，在本数据手册的Tx/Rx 通道计数器测试部分。
fin-T/fin-R——发射/接收计数器输入引脚（第14、9脚）
fin-T 和fin-R 被分别输入到发射与接收计数器。这些信号通常由VCO环路驱动，且为AC耦合。最小的输入信号电平为200 mV p-p @ 60.0 MHz。
输出端：
TxPDout/RxPDout——发射/接收相位检测器输出引脚（第15、10脚）
这些发射与接收相位检测器三态输出脚，被用作环路错误信号（参见图7：相位检测器的输出波形）。鉴相器增益为VDD/4 π V/弧度。
频率：fV > fR 或fV 超前：输出= 负脉冲
频率：fV < fR 或fV 滞后：输出= 正脉冲
频率：fV = fR 且同相：输出= 高阻抗状态
注意：fR为鉴相器输入脚经分压后的参考频率，而fV为鉴相器输入脚经分频后的VCO频率。
LD——锁定检测脚（第16脚）
锁定检测信号与发射环相关联。输出脚为高电平表示失锁（参见图7：LD输出脚的波形）。
电源部分：
VDD——电源正极（第12脚）
VDD对VSS的范围为2.5-5.5 V。
VSS——电源负极（第6脚）。
VSS为电源负极，通常接地。
电平：
VH = 高电平
VL = 低电平
在这一点上，当fR和fV同相时，输出脚被拉到电源电压的一半。
注意：当失锁的时候，TxPDout 和RxPDout引脚产生错误的脉冲。当相位和频率锁定时，输出端为高阻态、那个脚的电压取决于低通滤波电容。
图7.鉴相器/锁定检测器的输出波形
四、MCU的编程方法
MCU的编程方法有两种格式，由ENB输入引脚所控制。在串行数据传输的时候，假如使能信号为高，控制寄存器/参考频率编程被选中。假如ENB为低时，发射计数器与接收计数器的被选中编程。在发射计数器与接收计数器编程期间，ADin 和Din脚都能输入数据到发射与接收计数器。在CLK信号的上升沿，两个计数器的数据时序移入PLL的内置移位寄存器。当用使能信号来编程发射/接收通道时，不必重新编程参考频率计数器/控制寄存器。
在编程控制寄存器/参考频率时，编程字的最高位（MSB）指示输入数据是控制字，或者是参考频率数据字。假如MSB为1，输入数据为控制字（图8）。同样参考图8与表1，控
制寄存器与位定义。假如MSB为0，输入数据是参考频率（图9）。
参考频率字有32位，包括了12位的参考频率数据、14位辅助参考频率计数器信息、额外的参考频率选项和辅助参考频率计数器得使能位（图9）。
假如AUX、REF、ENB位都为高，14位辅助参考频率计数器将为各个环路提供了一个额外的相位参考频率输出。假如AUX、REF、ENB位都为低，为省电起见，辅助参考频率计数器进入关机模式。（其它关机模式将由控制寄存器按表2和图8执行）。在ENB信号的下降沿，数据被存入寄存器。
通用通道模式有两种接口：3线或者4线接口模式。3线接口模式适用于MCU的SPI模式（图10），4线接口模式适用于通用I/O口连接（图11）。
1）3线模式
在3线接口模式里，辅助数据选择位被置0。由16位的发射计数器和16位的接收计数器组成的32位数据，在CLK信号的上升沿，将通过引脚的数据锁存到PLL的内置寄存器。参见图12和13。
2）4线模式
对于4线接口模式，辅助数据选择位被置1。在这种模式里，16位的发射寄存器数据和16位的接收寄存器数据同时分别输入ADin脚和Din脚。这种发射寄存器与接收寄存器同时输入数据的方法，使得4线接口模式的编程周期只有3线接口模式的一半。（参见图14和15）
当编程Tx/Rx通道计数器，ENB脚必须动作，以便在上次时钟的上升沿之后提供下降沿来锁存移位数据。最大数据传输速率为500 kbps。
注意：1、最初的晶体启动时间要10ms，以使得所有的寄存器被清空，允许编程新的数据值。2、在串行数据传输时，ENB脚置高有效。
Test Bit（测试位）
置1：Tx/Rx通道计数器处于测试模式。
置0：正常使用
Aux Data Select（辅助数据选项）
置1：ADin 和Din脚分别输入16位发射数据和16位接收数据。
置0：正常使用MCU的SPI接口。不用ADin引脚，将ADin引脚拉低。
REFout /3或/ 4（REFout÷3/÷4 ）
置1：REFout输出频率= OSCout ÷ 3。
置0：REFout输出频率= OSCout ÷ 4。
TxPD Enable(TxPD使能)
置1：发射寄存器、发射鉴相器及相关电路处于关机模式。
Tx PS/fTx 被置高。
RxPD Enable（TxPD使能）
置1：接收寄存器、接收鉴相器及相关电路处于关机模式。
Rx PS/fRx 被置高。
Ref PD Enable（Ref PD使能）
置1：12位和14位的参考频率计数器都处于关机模式。
图15发射计数器与接收计数器的编程格式。（4脚接口）
注意：串行数据传输的时候，ENB脚置低有效。
参考频率选项与编程
图16显示了参考频率编程字的位功能。用户可以为所有的通道选择“固定”参考频率，或者通过使用2个参考频率计数器，为一个特定的通道提供一个特定参考频率。但是发射通道6、8和14可设成25 kHz，通道8的参考频率可设为50 kHz。但是这个参考频率可能不能被用在接收端；此外，接收端的参考频率必须由另外一个参考频率计数器产生。参考频率越高，相位噪声性能越好，锁定所需要的时间越短。但是两个参考频率计数器都在工作的话，PLL将消耗更多电流。
通常情况下，12位的参考频率计数器加上÷4 和÷25模块，可以提供所有的参考频率，以满足需要。用户可以选择他们自己的参考频率，通过引入额外的14位辅助参考频率计数器。
同样地，通过在参考计数器编程字中，设置辅助参考使能位为0，14位辅助参考频率计数器就会被关闭。在这种情况下，fR2被自动连到C点（÷25块输出）。通过设置参考计数器编程字里面的fR1-S1 与fR1-S2位，fR1可连接到A或B点。此时，14位辅助参考频率计数器数据处于“无效”状态。
假如14位辅助参考频率计数器启用（辅助参考位=1），fR2将自动连接到D点（14位计数器输出），fR1可选为连接到A、B或C点，取决于fR1-S1 与fR1-S2位的设置。
表4和图16描述了：辅助参考使能位、fR1-S1 与fR1-S2 位设置的功能。
制器，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。
DDS有如下优点：
⑴ 频率分辨率高，输出频点多，可达N个频点(N为相位累加器位数)；
⑵频率切换速度快，可达us量级；
⑶ 频率切换时相位连续；
⑷ 可以输出宽带正交信号；
⑸ 输出相位噪声低，对参考频率源的相位噪声有改善作用；
⑹可以产生任意波形；
⑺ 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。
PLL：Phase Locked Logic 相同步逻辑
锁相环的用途是在收、发通信双方建立载波同步或位同步。因为它的工作过程是一个自动频率（相位）调整的闭合环路，所以叫环。锁相环分模拟锁相环和数字锁相环两种。
摘要 随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。本次毕业设计的主要任务是，采用0.18μm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker。 本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。 关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计， 0.18μm CMOS 工艺 Abstract
With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly. The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18 μ m CMOS technolog. yThe design focus on the layout of the PLL circuit, and the design tools is the Laker. This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements. Key words: PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
实验三：模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中 即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态，具体实验步骤如下： （1）观察锁定状态与失锁状态 打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电 容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频 率不再相等，环路由锁定状态变为失锁。
一、主要内容与要求 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法； 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器； 3.重点设计数字环路滤波器和数控振荡器； 4.利用计算机仿真技术进行验证； 5.阅读并翻译3000单词以上的英文资料。 二、主要技术要求 n倍频；2 1.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步； 3.用Verilog语言编写设计程序，利用计算机仿真予以验证。 三、研究方法 1.在查阅大量技术资料的基础上，进行设计方案的比较； 2.确定全数字锁相环系统的设计方案； 3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法； 4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。 四、工作进度安排 1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料； 2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线； 3.2013年3月完成环路滤波器和数控振荡器的设计与仿真； 4.2013年4月完成全数字倍频器的系统设计与仿真； 5.2013年5月撰写毕业设计说明书和准备毕业答辩稿； 6.2013年6月初毕业答辩。 指导教师 南华大学本科生毕业设计（论文）开题报告
设计（论文）题目基于数字锁相环的同步倍频器设计 省部级课题设计（论文）题目来源起止时工程设计2012.12013.6 设计（论文）题目类 一、设计（论文）依据及研究意义 锁相(phase-locked loop是一种反馈控制电路，作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相 phasedetector环路滤波器loopfilter）和压控振荡器 voltagecontroloscillato） 倍频器frequencymultiplie）是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压，使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf 因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器，倍频噪声较大。倍频次数越高，倍频噪声就越大，使倍频器的应用到限制在要求倍频噪声较小的设备中可采用根据锁相环原理构成的锁相环步倍频器 模拟锁相环主要由相位参考提取电路压控振荡器相位比较器控制电等组成压控振荡器输出的是与需要频率很接近的等幅信号把它和由相位参提取电路从信号中提取的参考信号同时送入相位比较器用比较形成的误差通控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化实现锁相而达到同步 数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器脉冲补抹门等组成分频器输出的信号频率与所需频率十分接近把它和从信中提取的相位参考信号同时送入相位比较器比较结果示出本地频率高了时就过补抹门抹掉一个输入分频器的脉冲相当于本地振荡频率降低相反若示本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲相当于本振荡频率上升，从而达到同步。．
闭环锁相环闭环控制框图推导过程 对于并网发电系统的进网电流品质，相关国际标准做了严格规定和限制，进网电流的频率和相位必须与电网电压同步。对此，首先要保证的是进网电流参考信号能够精确、快速跟踪电网电压的相位和频率。若所获取的电网电压相位不准确，则会对并网发电系统的控制造成干扰。日前电力电子系统中广泛采用的电网相位跟踪方法是利用硬件电路检测电网电压过零点，然后根据基波信号频率来估测并获取电网电压相位。这种相位获取方式不存在相差自动调节系统，可以称为是“开环’，的，因而无法抑制电网电压的畸变和干扰。 Dian/T 锁相环采用闭环控制系统，其控制框图如图所示，通过该控制可以得到电网的相位角，作为电流相位的给定。 v αv β(2? 根据系统控制框图可以得到以下关系： d grid q grid v =v cos θv =-v sin θ ????? ???? 将电网电压代入上式，φ为电网相位角，可以得到： grid grid v =V sin φ?d grid q grid v =V sin cos θv =-V sin sin θ φφ??????????? 利用三角函数积化和差公式可以得到： ()()()(22grid d grid q V v =sin sin V v =cos cos φθφθφθφθ???)????++????????????+??????? 对进行求偏导，近似认为θ的角速度为工频角速度q v ff ω，可以得到： ()()()()22q grid ff q grid ff dv V d =sin sin d dt dv V d =sin sin d dt φφθφθωφθφθφθωθ?????????+?????????????????+?????? 从而得到对时间的微分方程如下： q v
大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011 年9 月 导师：吴秀龙职称/学位：教授/博士 导师所在单位：大学电子信息工程学院 完成时间：2015 年 5 月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
实验三 模拟锁相环与载波同步 一、实验目的 1.掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方环法从 2DPSK 信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解2DPSK 相干载波相位模糊现象产生的原因。 二、实验原理 通信系统常用平方环或同相正交环（科斯塔斯环）从 2DPSK 信号中提取相干载波。本实验使用平方环提取想干载波，其载波同步原理方框图如图 l 所示。 图1 载波同步方框图 锁相环由鉴相器（PD ）、环路滤波器（LF ）、及压控振荡器（VCO ）组成，如图2所示。 图2 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测 u i (t)与 u o (t)之间的相位误差并进行运算形成误差电压 u d (t),LF 来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压 u c (t)，在 u o (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin [ωi t+θi (t)]，u o (t)=U o sin [ωo t+θo (t)]，则 ud(t) =Udsin θe (t)，θe (t) =θi (t)- θo (t)，故模拟锁相环的 PD 是一个正弦PD 。设u c (t)=u d (t)F (P)，F （P ）为LF 的传输算子，VCO 的压控灵敏度为K ，则环路的数学模型如图 3 所示。 图3 模拟环数学模型 当6)(π θ≤t e 时，U d sin =)(t c θU d e θ，令d d U K =为PD 的线性化鉴相灵敏度、单位为V/rad ，则环路线性化数学模型如图4所示。
本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。电路包括两个不同的鉴相器和一个VCO 。另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。用户必须提供环路滤波器。4046具有高输入阻抗和低输出阻抗，容易选择外围元件。 注意事项 1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。对某样东西还没有充分分析之前，不要去尝试制作它。在开始实验之前要通读本文。 2. 在实验第一部分得到的数据要用来完成实验的其它任务。所以要仔细对待这部分内容。 3. 小心操作4046芯片，CMOS 集成电路很容易损坏。避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。CMOS 输出也没有能力驱动电容负载。VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。 1 VCO 工作原理 阅读数据手册中的电路描述。VCO 常数（0K 单位为弧度/秒-伏）是工作频率 变化与输入电压（引脚9上）变化之比值。测量出0K ，即，画出输出频率关于 输入电压的曲线。确认数据范围要覆盖5kHz 到50kHz 。对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。测量VCO 输出的上升和下降时间，研究电容性负载的影响。 2 无源环路滤波器 无源环路滤波器位于鉴相器输出与VCO 输入之间。此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。但另外一方面，有源滤波器可以提供更优越的性能。 2.1 相位比较器 首先来看一下4046的相位比较器II 的输出。该输出端是一个三态器件，这可以在环路锁定时减小波纹。与存在两倍基频拍频的情况不同，这里没有任何拍频。糟糕的方面是，当我们需要为环路建立一个框图时，D K 却不能很好地定义。当向上或向下驱动之一接通时，输出端表现为电压源。但是当输出端悬浮时，它实质上为一个电流源（一个0A 电流源）。因此D K 的值将依赖于给定的滤波器。考察图1。 图1 相位比较器II 的输出 图中当向上驱动器接通时，相位比较器输出为5PO v V =+，当向下驱动器接通时，0PO v V =，当相位比较器处在开路状态时，PO D v v =。我们可以求出输出的平均值：
南京机电职业技术学院 毕业设计(论文) 题目 40MHz简易锁相环的设计 系部电子工程系专业电子信息技术工程 姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日
摘要 在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。 本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。 关键词：锁相环；鉴相器；压控振荡器
Abstract（外语专业的需要） 【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和 频率的目的。一个基本的锁相环结构如图 1-1 所示，主要包括鉴相器，环路滤波器，压控振荡器 三个部分。 Xi Phase detector Ve Vc Xo Loop fliter VCO 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该 是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示 PLL 的控制模型。 鉴相器传递函数为：Vd Kd ( Xi Xo) 压控振荡器可以等效为一个积分环节，因此其传递函数为：Ko S 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用 F (s) 来表示滤波器的 传递函数。 综合以上各个传递函数，我们可以得到， PLL 的开环传递函数，闭环传递函数和误差传递 函数分别如下： K o K d F (s) ， G cl (s) K o K d F (s) S G op( s) S K ， H ( s) S K K F (s) S K F (s) o d o d 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实 现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近 似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振 荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1 乘法鉴相器
锁相环的组成和工作原理#1 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡 器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1 所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入 信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电 路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压 分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为 （8-4-5）
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率
四川师范大学本科毕业设计 基于数字式锁相环频率合成器的设计与实现 学生姓名 院系名称 专业名称 班级级班 学号 指导教师 完成时间年月日
基于数字式锁相环频率合成器的设计与实现 电子信息工程专业 学生姓名指导老师 摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！ 基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！ 数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。 关键词：锁相环频率合成晶体振荡器分频器锁相环路
The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop