CMOS集成电路闩锁效应形成机理和对抗措施
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目录
摘要： (1)
0 前言 (1)
1 闩锁效应产生背景 (2)
2 CMOS反相器 (3)
反相器电路原理 (3)
反相器工艺结构 (3)
3 闩锁效应基本原理 (4)
闩锁效应简介 (4)
闩锁效应机理研究 (4)
闩锁效应触发方式 (6)
4 闩锁措施研究 (6)
版图级抗栓所措施 (6)
工艺级抗闩锁措施 (7)
电路应用级抗闩锁措施 (9)
5 结论 (9)
参考文献: (10)
CMOS集成电路闩锁效应形成机理和对抗措施
摘要：
CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅
Study on the mechanism of Latch-up effect in CMOS
IC and its countermeasures
Wangxin
Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．
Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.
Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.
0 前言
CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS
电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS 工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
尽管CMOs结构的电路有众多优点，但它并非完美无缺．比如，它的工艺要求比NMOS复杂(需要额外的阱形成技术)、器件占用硅片面积比较大(相对于NMOs而言，难以小型化)更主要的是，CMOS结构会形成电路的闩锁[]3.2.1(又称闭锁、自锁、闸流效应)，这是CMOS电路与生俱来的寄生效应，它会严重影响电路的功能，造成电路功能混乱甚至电路根本无法工作或烧毁．这是早期CM0S技术不能被接受的重要原因之一．
目前，无论从电路结构还是从制作工艺技术上都采取了一些技术来避免闩锁的形成，从而使CMOS电路的各种优点得以充分发挥。
1闩锁效应产生背景
早在1962年CMOS结构就被提出，但其应用被局限于某些特殊的领域，在这些应用中，性能和封装密度并不是主要考虑的因素。随着技术进步和工艺支持，CMOS 电路已经占据了集成电路市场上很大的份额。低功耗、无比逻辑设计以及大的噪声容限都是CMOS电路的优点[]9。
但随着器件尺寸的不断缩小，在CMOS结构中的一些寄生效应影响也越来越明显，闩锁效应就是一个最突出的例子，而且这种效应对CMOS电路有致命的破坏，因此，在超大规模集成电路中对闩锁效应的研究是非常有必要的，它不仅涉及到工艺的改进，促进新工艺的开发，而且与电路版图的布局结构相关联，以提高芯片的可靠性。
一般而言，CPU和存储器这些对运算速度和版图面积要求较高的芯片中对闩锁可靠性研究比较多，可以通过工艺改进进行彻底消除，但这在一定程度上带来了成本的增加，而由于这些芯片都是通用芯片，所以工艺改进的成本是可以接受的。对于一些特殊用途的专用芯片的闩锁可靠性研究，显然，改进工艺并不是一种有效的方法[]9。
功率集成电路由于其高低压器件的兼容以及某些特殊的应用场合，芯片在实际工作中不可避免会触发闩锁，因此对于这种专用集成电路可靠性的研究是非常必要的，而成本是制约这类芯片的一个最主要的因素，由于在普通的工艺线上也可以完成这类芯片的流水，所以对于功率集成电路中的可靠性研究都是基于版图布局布线和保护结构[]9。
2 CMOS反相器
反相器电路原理
CMOS反相器为CMOS逻辑电路的基本单元，其结构如图1所示在CMOS反相器中，
增强型P 沟MOS 管与增强型N 沟MOS 管的栅极连接在一起，作为此反相器的输入端；它们的漏极也连接在一起作为反相器的输出端．N 管的源极与衬底接点均接地，而P 管的源极与衬底则连接至电源供应端(DD V )。当输人电压为低电平时(即in V =0)，N 管关闭，P 管导通，输出端通过P 沟道充电至DD V ；当输入电压逐渐升高，使栅极电压等于Vdd 时，N 管导通，P 管关闭，输出端将通过P 沟道放电至零电势可见该结构实现了反相器的功能.
图1 CMOS 反相器结构图 CMOS 反相器的重要特性是，当输出处于逻辑稳态(即OUT V 或DD V )时，两个MOS 管中仅有一个导通，因此由电源供应处流到地端的电流非常小，相当于器件关闭时的漏电流。事实上，只有在两个状态切换的极短时间内，才会有大电流流过(此时电路工作在放大区)因此与其它种类如N 沟道MOSFET 、双极型等逻辑电路相比，其稳态时的功率损耗非常低[]1。
反相器工艺结构
图2为P 阱CMOS 反相器的工艺剖面图[]2。为了在CMOS 应用中能同时将P 沟道与N 沟道MOSFET 制作在同一片芯片上，需要将两管隔离．采用一额外的掺杂及扩散步骤在衬底中形成阱并施以反偏电压可起到隔离作用。阱中的掺杂种类与周围衬底不同，典型种类有P 阱、N 阱以及双阱．图2为使用P 阱技术制作的CMOS 反相器的剖面图．在此图中，P 沟道与N 沟道MOSFET 分别制作于N 型硅衬底以及P 阱之中．
图2 P 阱COMS 反相器工艺剖面图
3 闩锁效应基本原理
闩锁效应简介
闩锁效应就是指CMOS 器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS 器件内的各个部分，包括输入端、输出端、内部反相器等.
闩锁效应机理研究
CMOS 电路的阱结构最主要的问题在于闩锁现象，它是由寄生的PNPN 双端器件在一定的条件下形成的[]3.2.1。闩锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是发生在外围与输入／输出有关的地方；另一种是发生在芯片的任何地方(如由辐射引起的闩锁)，实际应用中较常遇到的是前一种情况。
如图2所示，寄生的PNPN 双端器件是由一横向的PNP 及一纵向的NPN 双极型晶体管所组成[]2。P 沟道MOSFET 的源极、N 型衬底及P 阱分别为横向PNP 双极型晶体管的发射极、基极及集电极；N 沟道MOSFET 的源极、P 阱及N 型衬底分别为纵向NPN 双极型晶体管的发射极、基极及集电极，其寄生部分的等效电路如图3所示。S R 及W R 分别为衬底及阱中的串联电阻．每一晶体管的基极由另一晶体管的集电极所驱动，并形成一正反馈回路，其结构实际上就是一个双端PNPN 结结构．若再加上控制栅极，就组成了门极触发的闸流管(又称可控硅器件)．图3中一并画出了控制栅极g I 。
双端PNPN 结有如图4所示的负阻特性，该现象就称为闩锁效应[]2．即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)实际电路工作时，闩锁主要归因于后者．由图可见，门级触发可以大大降低正向转折电压[]4.1。电路进人正向导通后，只要电路中的电流大于维持电流h I ，器件将一直处于正向导通状态．一旦电流小于h I ，器件将按原路恢复到正向截止状态．
图3 图2的P 阱结构的等效图 图4 PNPN 双端器件的正向电流电压特性
在通常情况下，DD V 和SS V 之间产生一个阱—衬底PN 结隔离，只有很小的二极管电流从之间流过。但当CMOS 集成电路接通电源后，在一定的外界因素触发下（如大的电源脉冲干扰或输入脉冲干扰，特别是在辐射条件下），DD V 和SS V 之间产生一个横向电流RS I ，从而使P 沟道MOSFET 源区+P 周围的N 型衬底电位低于p+源区。当这个电位差达到一定程度时（大于时，相当于对PNP 管注入基极电流），横向PNP 管将导通进入放大区。同样，P 阱内的横向电流IRw 产生压降使寄生的纵向NPN 晶体管也导通进入放大区（相当于对NPN 基极注入电流），这样就形成了一个正反馈的闭合回路，此时在外界的触发消失，在DD V 和SS V 之间也有电流流过，这就是在外界触发条件下闩锁效应形成的过程。由上述分析可知，CMOS 电路寄生的双端PNPN 器件，相当于一个由噪声引起的兼有电压触发和门级电流触发的可控硅器件。串联电阻Rs 和Rw 越大越容易引起闩锁，下面给出门级电流触发闩锁的条件。假设PNP 晶体管的共射级放大倍数为1β,NPN 晶体管的共射级放大倍数为2β,根据射，集，基的电流关系有[]2:
1
111g I B C B RW I I I I β=+= ()[]g
2121g 21222
222
1)(I I I I I I I I I I I I I I I C RS RW RS RW RS C C B C B RS C ββββββ≈--=-==+=较小，所以，该式中所以
若21ββ>1,则g 2g I I I C >的反馈量。
这样，两个寄生晶体管同时工作，形成正反馈回路，加深可控硅导通，一股大的电流将由电源流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题而烧毁芯片。
CMOS 电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件[]2： ①电路要能进行开关转换，其相关的PNPN 结构的回路增益必须大于1。
②必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长。以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极／基极旁路电阻的外部激发电流所引起的。
③偏置电源和有关的电路，必须能够提供至少等于PNPN 结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
闩锁效应触发方式
①输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。当流人寄生PNPN 结构的总电流达到开关转换电流时，闩锁就发生[]8。
②当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻W R 、S R 时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通。同时通过PNPN 结构的总电流必须达到开关转换电流[]8。
③当出现穿通、场穿通时，低阻通路一般发生在电源和地线之间，或者发生在电源和衬底发生器之间。在源一漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通、场穿通或漏结雪崩的电流，一旦PNPN 结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去[]8。
4闩锁措施研究
版图级抗栓所措施
(1)加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻．采用接衬底的环形电源线，并尽可能将衬底背面接,增加电源V DD 和SS V 接触孔，并加大接触面积.对每一个接DD V 的孔都要在相邻的阱中配以对应的SS V 接触孔，以便增加并行的电流通路.尽量使DD V 和SS V 的接触孔的长边相互平行．接DD V 的孔尽可能安排得离阱远些接SS V 的孔尽可能安排在P 阱的所有边上[]2.
(2)晶体管的电流增益的表达式为[]1
n n nb pe nb 2b pe h b e 21ττρρβD L D L L W L W P P ==+≈ ， ()()
2.31.3
上两式中，b W 为基区宽度，L 为扩散长度，D 为扩散系数，τ为载流子寿命。增加基区宽度可以有效地降低电流增益。尽可能使P 阱和PMOS 管的+P 区离得远一些 如，输出级的NMOS 、PMOS 放在压焊块两侧，可大大减小PNP 的电流增益。
（3)采用保护环．如图5所示是采用保护环的反相器剖面图[]9．保护环降低了
S R 及W R 。增加了PNP 管的基区宽度，从而使PNP 的电流增益下降．
图5保护环结构应用于CMOS 结构
(4)采用伪收集极如图6所示是采用伪收集极的反相器剖面图[]5，伪收集极收集由横向PNP 发射极注入的空穴，阻止纵向NPN 的基极注入，切断了再生反馈作用形成闩锁的通路，相当于有效地减小了NPN 管的电流增益．
以上措施的弊端是增加了有源区占用的面积，相对来讲，电路的集成密度难以提高。
图6 伪收集极结构应用于CMOS 结构中
工艺级抗闩锁措施 由式(3．1)、(3 2)可知，降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益，一般使用金掺杂或中子辐射技术，但此方法不易控制且也会导致漏电流的增加．深阱结构中，纵向寄生晶体管的基区宽度较大，可以降低它的电流增益。
高能量离子注入以形成倒转阱，可以提升基极杂质浓度，由式(3．1)可知能降低纵向双极型晶体管的电流增益在倒转阱结构中，阱掺杂浓度的峰值位于远离表面的衬底中，它同时能降低阱中的串联电阻Rw ．如图7所示是倒转阱中离子注入杂质浓度的分布情况．
图7 倒转阱中注入杂质的浓度分布
另一种减少闩锁效应的方法，是将器件制作于重掺杂衬底上的低掺杂外延层
R．若在阱中，如图8所示．重掺杂衬底提供一个收集电流的高传导路径降低了
S
中加入重掺杂的
P埋层(或倒转阱)，又可降低R。．
图8 避免闩锁的重参杂衬底和外延层结构
实验证明此方法制造的CMOS电路有很高的抗闩锁能力，闩锁亦可通过沟槽隔离结构来加以避开。如图9所示在此技术中，利用非等向反应离子溅射刻蚀，刻蚀出一个比阱还要深的隔离沟槽．接着在沟槽的底部和侧壁上生长一热氧层．然后淀积多晶硅或二氧化硅，以将槽填满．因为N沟道与P沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁．以上措施都是对传统CMOS工艺技术的改造，更先进
的工艺技术如SOI(Silicon on Insulator)等能从根本上来消除闩锁产生，但工
艺技术相对来讲要复杂一些.
图9 沟槽隔离应用于双阱CMOS结构
电路应用级抗闩锁措施
要特别注意电源跳动，防止电感元件的反向感应电动势或电网噪声窜人CMOS 电路，引起CMOS电路瞬时击穿而触发闩锁效应．因此在电源线较长的地方，要注意电源退耦，此外还要注意对电火花箝位[]6．
防止寄生晶体管的EB结正偏．输入信号不得超过电源电压，如果超过这个范围，应加限流电阻因为输入信号一旦超过电源电压。就可能使EB结正偏而使电路发生闩锁输出端不宜接大电容，一般应小于0．01,μ F[]7.
电流限制．CMOS的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大．从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁．可通过加跟流电阻来达到抑制闩锁的目的．5 结论
综上所述，CMOS电路具有其它电路无法比拟的低功耗的优点，是在ULSI领域最有前途的电路结构[]6.5．但传统CMOS电路的工艺技术会产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用．一般可以从版图设计、工艺过程及电路应用等方面采取各种技术措施，尽可能地避免、降低或消除闩锁的形成，从而为CMOS电路的广泛应用奠定基础．
版图设计时。要尽量降低电路密度、衬底和阱的串联电阻；伪收集极[]9的引入，可以切断形成闩锁的回路设计工艺时，可以采用适量的金掺杂、深阱、高能离子注入形成倒转阱、低阻外延技术等来降低寄生晶体管的电流增益和串联电阻；沟槽隔离基本上可以完全切断形成闩锁的回路；更先进的SOI技术可以完全消除闩锁的形成电路应用时，要尽量避免噪声的引入、附加限流电阻等措施．
参考文献:
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[9]P E艾伦.D．R．霍尔伯格著，工正毕，叶小琳译．CMOS模拟电路设计．科学出版社．1995
目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1
集成电路的检测方法 现在的电子产品往往由于一块集成电路损坏，导致一部分或几个部分不能常工作，影响设备的正常使用。那么如何检测集成电路的好坏呢?通常一台设备里面有许多个集成电路，当拿到一部有故障的集成电路的设备时，首先要根据故障现象，判断出故障的大体部位，然后通过测量，把故障的可能部位逐步缩小，最后找到故障所在。 要找到故障所在必须通过检测，通常修理人员都采用测引脚电压方法来判断，但这只能判断出故障的大致部位，而且有的引脚反应不灵敏，甚至有的没有什么反应。就是在电压偏离的情况下，也包含外围元件损坏的因素，还必须将集成块内部故障与外围故障严格区别开来，因此单靠某一种方法对集成电路是很难检测的，必须依赖综合的检测手段。现以万用表检测为例，介绍其具体方法。 我们知道，集成块使用时，总有一个引脚与印制电路板上的“地”线是焊通的，在电路中称之为接地脚。由于集成电路内部都采用直接耦合，因此，集成块的其它引脚与接地脚之间都存在着确定的直流电阻，这种确定的直流电阻称为该脚内部等效直流电阻，简称R内。当我们拿到一块新的集成块时，可通过用万用表测量各引脚的内部等效直流电阻来判断其好坏，若各引脚的内部等效电阻R内与标准值相符，说明这块集成块是好的，反之若与标准值相差过大，说明集成块内部损坏。测量时有一点必须注意，由于集成块内部有大量的三极管，二极管等非线性元件，在测量中单测得一个阻值还不能判断其好坏，必须互换表笔再测一次，获得正反向两个阻值。只有当R内正反向阻值都符合标准，才能断定该集成块完好。 在实际修理中，通常采用在路测量。先测量其引脚电压，如果电压异常，可断开引脚连线测接线端电压，以判断电压变化是外围元件引起，还是集成块内部引起。也可以采用测外部电路到地之间的直流等效电阻(称R外)来判断，通常在电路中测得的集成块某引脚与接地脚之间的直流电阻(在路电阻)，实际是R内与R外并联的总直流等效电阻。在修理中常将在路电压与在路电阻的测量方法结合使用。有时在路电压和在路电阻偏离标准值，并不一定是集成块损坏，而是有关外围元件损坏，使R外不正常，从而造成在路电压和在路电阻的异常。这时便只能测量集成块内部直流等效电阻，才能判定集成块是否损坏。根据实际检修经验，在路检测集成电路内部直流等效电阻时可不必把集成块从电路上焊下来，只需将电压或在路电阻异常的脚与电路断开，同时将接地脚也与电路板断开，其它脚维持原状，测量出测试脚与接地脚之间的R内正反向电阻值便可判断其好坏。 例如，电视机内集成块TA7609P瑢脚在路电压或电阻异常，可切断瑢脚和⑤脚(接地脚)然后用万用表内电阻挡测瑢脚与⑤脚之间电阻，测得一个数值后，互换表笔再测一次。若集成块正常应测得红表笔接地时为8.2kΩ，黑表笔接地时为272kΩ的R内直流等效电阻，否则集成块已损坏。在测量中多数引脚，万用表用R×1k挡，当个别引脚R内很大时，换用R ×10k挡，这是因为R×1k挡其表内电池电压只有1.5V，当集成块内部晶体管串联较多时，电表内电压太低，不能供集成块内晶体管进入正常工作状态，数值无法显现或不准确。 总之，在检测时要认真分析，灵活运用各种方法，摸索规律，做到快速、准确找出故障 摘要：判断常用集成电路的质量及好坏 一看: 封装考究,型号标记清晰,字迹,商标及出厂编号,产地俱全且印刷质量较好,(有的 为烤漆,激光蚀刻等) 这样的厂家在生产加工过程中,质量控制的比较严格。 二检: 引脚光滑亮泽,无腐蚀插拔痕迹, 生产日期较短,正规商店经营。 三测: 对常用数字集成电路, 为保护输入端及工厂生产需要,每一个输入端分别对VDD
第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。
半导体集成电路典型试题 绪论 1、什么叫半导体集成电路？ 【答案：】 通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。 集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写 【答案：】 小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI） 3、按照器件类型分，半导体集成电路分为哪几类？ 【答案：】 双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。 4、按电路功能或信号类型分，半导体集成电路分为哪几类？ 【答案：】 数字集成电路，模拟集成电路，数模混合集成电路。 5、什么是特征尺寸？它对集成电路工艺有何影响？ 【答案：】 集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6、名词解释：集成度、wafer size、die size、摩尔定律？ 【答案：】 7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。 【答案：】
该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。 该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。在评估阶段，M kp 截至，不影响电路的正常输出。 8、延迟时间 【答案：】 时钟沿与输出端之间的延迟 第1章集成电路的基本制造工艺 1、四层三结的结构的双极型晶体管中隐埋层的作用 【答案：】 减小集电极串联电阻，减小寄生PNP管的影响 2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响 【答案：】 电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大 3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤 【答案：】 第一次光刻：N+隐埋层扩散孔光刻 第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻
C M O S集成电路闩锁效应形成机理和对抗措 施
精品好文档，推荐学习交流 仅供学习与交流，如有侵权请联系网站删除谢谢10 目录 摘要： (1) 0 前言 (1) 1闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1闩锁效应简介 (4) 3.2闩锁效应机理研究 (4) 3.3闩锁效应触发方式 (6) 4闩锁措施研究 (6) 4.1版图级抗栓所措施 (6) 4.2工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (9)
精品好文档，推荐学习交流 CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 仅供学习与交流，如有侵权请联系网站删除谢谢10
第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释
H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系：电气工程及自动化学院 姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX
摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法
目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)
一、引言 随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。
CMOS集成电路闩锁效应形成机理和对抗措施
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目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS
集成电路测试技术 测试概论 可测性设计技术
DFT） 雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。在这一步中综合工具会
Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。为测试使能端，控制数据的输入。 时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。 Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。 Multiplexed Flip-Flop 结构 扫描 扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。 为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。 Clocked-Scan 雷鑑铭 编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。该单元含有一对主从锁存器。 主锁存器有两个输入端，能够锁存功能数据或者扫描数据。在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。从时钟控制数据从主锁存器到从锁存器的传输。 典型的LSSD 、扫描测试的步骤 1 各步骤的功能如下： 扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。同时，并行输出被屏蔽。 并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。CUT 态。捕获到的数据用于扫描输出。 第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数
集成电路测试员职业简介 职业名称： 集成电路测试员 职业定义： 从事集成电路晶圆测试、成品测试、可靠性试验和失效分析等工作的人员。 从事的主要工作内容： （1）运用自动测试探针台等设备完成晶圆测试操作; （2）操作自动测试、自动分选设备进行成品测试操作; （3）进行可靠性试验； （4）编写测试报告，分析测试结果； （5）与芯片设计、芯片制造、芯片封装等部门进行技术沟通。 职业概况： 随着科技进步和技术创新，集成电路产业已成为现代制造业的重要组成部分，推动着国民经济的发展。在我国，早期的测试只是作为IC生产中的一个工序存在，测试产业的概念尚未形成。随着人们对集成电路品质的重视，集成电路测试业目前正成为集成电路产业中一个不可或缺的独立行业。 测试业是集成电路产业的重要一环。设计、制造、封装、测试四业并举，是国际集成电路产业发展的主流趋势。测试业所占的细分市场在不断扩大，从业人数不断增加。2004年，中国以集成电路产业为主导的电子信息产业的销售收入达到2.65万亿元，比2003年增长40%。集成电路市场规模已经达到2908亿元，同比增长40.2%，高于全球增幅12个百分点。随着集成电路产业的飞速发展，现有测试专业人员的数量已远远不能满足市场需求。2005年仅上海就急需
1.5万名芯片制造、封装和测试人员。 “集成电路测试”属于发展中的技术复合型和经验积累型职业，具有高科技的特征。集成电路测试人员需要运用各种测试设备，完成中、大规模数字电路的测试、模拟电路的测试、数模混合电路的测试。 培养高素质的集成电路测试业人才，成为我国集成电路产业发展的重要支撑。目前，全球集成电路产业向中国转移，特别是进入系统级芯片（SOC）时代以后，独立的测试业将面临巨大机遇和挑战。只有不断提高测试业的水平和技术，不断提升集成电路测试人员的综合素质，才能迎接全球集成电路产业转移。
自动测试设备是用于测试分立器件、集成电路、混合信号电路直流参数、交流参数和功能的测试设备。主要通过测试系统软件控制测试设备各单元对被测器件进行测试，以判定被测器件是否符合器件的规范要求。 摘要：在集成电路的测试中，通常需要给所测试的集成电路提供稳定的电压或电流，以作测试 信号，同时还要对信号进行测量，这就需要用到电压电流源；测试系统能作为测试设备的电压电 流源，实现加压测流和加流测压功能。且具有箝位功能，防止负载电压或电流过大而损坏系统。应 用结果表明，该检测系统运行稳定可靠，测量精度高。 关键词：集成电路测试；电压电流源；加压测流；加流测压；箝位 集成电路测试系统的加流测压 及加压测流设计 1自动测试设备的组成 自动测试设备主要由精密测量单元(PMU)、器 (VS)、音频电压源(AS)、音频电压表(AVM)、时间测量单元(TIMER)、继电器矩阵、系统总线控制板(BUS)、计算机接口卡(IFC)等几部分组成。 系统框图如图1所示。 件电压源(DPS)、电压电流源(VIS)、参考电压源
打印机 主控计算机 计算机接口卡 系统总线控制板 探针台接口 机械手接口 测试仪总线 测试头 图1系统框图 2电压电流源的基本原理 电压电流源是自动测试系统必不可少的一部分，其可为被测试器件施加精确的恒定电压或恒定电流，并能回测其相对的电流值或电压值。因此，电压电流源主要有两种工作方式。 2.1加压测流（FVMI ）方式 在FVMI 方式中，驱动电压值通过数模转换器提供给输出驱动器；驱动电流由采样电阻采样，通过差分放大器转换成电压值，再由模数转换器读回电流值。箝位值可根据负载设值，箝位电路在这里起到限流保护作用，当负载电流超过箝位值时，VIS 输出变为恒流源，输出电流为箝位电流。测试系统根据箝位值自动选择测流量程。 2.2加流测压（FIMV ）方式 在FIMV 方式中，驱动电流值通过数模转换器提供给输出驱动器；电压由模数转换器读回。箝位值可根据负载设值，箝位电路在这里起到限压保护作用，当负载电压超过箝位值时， 电压电流源 偏置电压源 精密测量单元 音频电压源 音频电压表 继电器驱动 时间测量单元 器件电压源 继电器矩阵
提纲 1、闩锁效应 闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地 之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上 图 1 CMOS 结构图 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。 当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上 图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状
态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这 种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。 从上图可以推导出如下的关系 其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流 其中 在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者 內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中 图2 PNPN双端器件
电路系统中的闩锁效应及其预防设计 摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发 生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光 耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的 概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热 插拔 O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳 的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的 闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的 失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界 信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正 偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以 βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大 于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如 外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。 具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供 电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件 电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等 在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一 个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护 稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源
电脑板常用集成电路简介及检测方法 一、电脑板的组成简介 游戏电脑板（或称节目板）尽管种类繁多，但其内部都是由中央处理器CPU、图像处理器PPU、声音处理单元、I／O接口电路、程序、数据、存贮器RAM／ROM等部分组成。电脑板其实就是一种特殊用途的计算机。 中央处理器CPU在通电后清零复位就开始工格，它首先从只读存贮器ROM中读出电脑板的特定程序，并按已因化的程序逐个调出其部分内容。此步在计算机中构成硬盘中内存的菜单显示，供使用者了解内存的资料菜单，还通过总线将数据和地址码送往PPU和声道处理单无，将数据码和地址码变成相关的图像信号和伴音信号。当操纵面板指令输入，通过I／O接品向CPU发出指令，使其按每个指令通过总线支持RAM，PPU等系统，调出相关的图像和声音信息。 CPU的处理信息能力与电脑板内存贮单元的容量是相等配置的。存贮器存贮的内容多少与贮单元多少计算的。通常，称一个存贮单元存贮的内容为一个“字”，而一个包涵的二进制的位数称为“字长”。很明显，字长越多，其信息的精度越高，对游戏机来说图像的象素也越多，看起来越清晰。一般机型8位和16位，但光碟机的内存已达32位以上。 一个存贮器由千万贮单元组成。存贮单元的多少表示存贮的容量，通常以K单位（1K为210，即1024个存贮单元）。一般存贮器有128K、256K，但有的为4M以上（1M＝1000K）。对1M的存贮器来说，它具有1000＊1024个存贮单元。存贮器的指挥者中央处理器CPU与存贮器的配置相适应，有8位和16位之分。 二、街机常用CPU的简介 为了组成不同的节目板，使用不同容量的存贮器和中央处理器。随着处理信息量的不同，大型游戏机有的使用一只CPU，有的使用两只CPU。单CPU电脑板，常用Z80A、6502、8080等8位CPU。双CPU 电脑板，常用8位的Z80和16位的MC68000组成。 1．Z80型CPU的各脚功能 Z80的内部由以下部分组成： 其1－5脚为A11－A15地址总线，30－40脚为A0－A10地址总线。这16只构成三态输出16位地址总线。 第14、15、12、8、7、9、10、13依顺序构成D0－D7三态输入／输出数据总线。 第6时钟脉冲输入端（CLK）。输入周期T为25uS（即频率为4HMz）的时钟脉冲。 第11脚VCC，要求＋5V＋－O．25V，负载电流为9O－2OOMA。
I C芯片的检测方法大全 HUA system office room 【HUA16H-TTMS2A-HUAS8Q8-HUAH1688】
芯片的检测方法 一、查板方法： 1．观察法：有无烧糊、烧断、起泡、板面断线、插口锈蚀。 2．表测法：＋5V、GND电阻是否是太小（在50欧姆以下）。 3．通电检查：对明确已坏板，可略调高电压0．5－1V，开机后用手搓板上的IC，让有问题的芯片发热，从而感知出来。 4．逻辑笔检查：对重点怀疑的IC输入、输出、控制极各端检查信号有无、强弱。 5．辨别各大工作区：大部分板都有区域上的明确分工，如：控制区（CPU）、时钟区（晶振）（分频）、背景画面区、动作区（人物、飞机）、声音产生合成区等。这对电脑板的深入维修十分重要。 二、排错方法： 1.将怀疑的芯片，根据手册的指示，首先检查输入、输出端是否有信号（波型），如有入 无出，再查IC的控制信号（时钟）等的有无，如有则此IC坏的可能性极大，无控制信号，追查到它的前一极，直到找到损坏的IC为止。 2．找到的暂时不要从极上取下可选用同一型号。或程序内容相同的IC背在上面，开机观察是否好转，以确认该IC是否损坏。 3.用切线、借跳线法寻找短路线：发现有的信线和地线、＋5V或其它多个IC不应相连的 脚短路，可切断该线再测量，判断是IC问题还是板面走线问题，或从其它IC上借用信号焊接到波型不对的IC上看现象画面是否变好，判断该IC的好坏。 4.对照法：找一块相同内容的好电脑板对照测量相应IC的引脚波型和其数来确认的IC是 否损坏。
5.用微机万用编程器（ALL－03／07）（EXPRO－80／100等）中的ICTEST软件测试IC。 三、电脑芯片拆卸方法： 1．剪脚法：不伤板，不能再生利用。 2．拖锡法：在IC脚两边上焊满锡，利用高温烙铁来回拖动，同时起出IC（易伤板，但可保全测试IC）。 3．烧烤法：在酒精灯、煤气灶、电炉上烧烤，等板上锡溶化后起出IC（不易掌握）。 4．锡锅法：在电炉上作专用锡锅，待锡溶化后，将板上要卸的IC浸入锡锅内，即可起出IC又不伤板，但设备不易制作。 5．电热风枪：用专用电热风枪卸片，吹要卸的IC引脚部分，即可将化锡后的IC起出（注意吹板时要晃动风枪否则也会将电脑板吹起泡，但风枪成本高，一般约2000元左右）作为专业硬件维修，板卡维修是非常重要的项目之一。拿过来一块有故障的主板，如何判断具体哪个元器件出问题呢？ 引起主板故障的主要原因 1.人为故障： 带电插拨I/O卡，以及在装板卡及插头时用力不当造成对接口、芯片等的损害 2．环境不良： 静电常造成主板上芯片（特别是CMOS芯片）被击穿。另外，主板遇到电源损坏或电网电压瞬间产生的尖峰脉冲时，往往会损坏系统板供电插头附近的芯片。如果主板上布满了灰尘，也会造成信号短路等。 3．器件质量问题：
集成电路测试原理及方法简介 院系：电气工程及自动化学院姓名： 学号： 指导教师： 设计时间：
摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法
目录 一、引言.................................................................................................... 错误！未指定书签。 二、集成电路测试重要性........................................................................ 错误！未指定书签。 三、集成电路测试分类............................................................................ 错误！未指定书签。 四、集成电路测试原理和方法................................................................ 错误！未指定书签。 4.1.数字器件的逻辑功能测试 ..................................................................... 错误！未指定书签。 4.1.1测试周期及输入数据............................................................................ 错误！未指定书签。 4.1.2输出数据................................................................................................ 错误！未指定书签。 4.2 集成电路生产测试的流程 ..................................................................... 错误！未指定书签。 五、集成电路自动测试面临的挑战........................................................ 错误！未指定书签。参考文献.................................................................................................... 错误！未指定书签。