CMOS集成电路的闩锁效应

CMOS集成电路的闩锁效应

在CMOS集成电路的使用中，对CMOS集成电路的闩锁效应应特别加以重视。根据中国空间技术研究院1987～1990年卫星用CMOS集成电路失效模式和失效机理分布统计，因闩锁效应造成的CMOS集成电路失效数占总失效数的27.5％。因此，了解CMOS集成电路的闩锁效应，预防CMOS集成电路闩锁效应的发生，对提高产品的可靠性具有十分重要的意义。

1．C

CMOS集成电路由NMOS管和PMOS管互补构成。在一块芯片上制作CMOS集成电路，为了实现NMOS管和PMOS管的隔离，就必须在N型衬底内加进一个P型区（P井）。因

在正常工作状态下，P井结处于反偏状态，可控硅未被触发。但电源、输出或输入端有较强的电浪涌信号触发时，VDD－VSS之间将会出现地阻大电流（即CMOS电路发生闩锁）。如果电源不加限流电阻，CMOS电路就会遭到损伤甚至被烧毁。

2．闩锁的发生及预防

CMOS电路的静态功耗极小，但可控硅效应被触发后功耗会变的很大（50~200毫安），并导致电路发生烧毁失效。CMOS电路的硅芯片内部，在VDD与VSS之间有大量寄生可控硅存在，并且所有输出端和输入端都是它的触发端，在正常条件下工作，由于输入和输出电压满足下式轧要求：

VDD>VOUT>VSS VDD>VIN>VSS

所以正常工作条件下CMOS电路不会发生可控硅效应。但在某些特殊情况下，上述条件就会不满足，凡是出现以下情况之一，可控硅效应（闩锁）就可能发生，发生闩锁的CMOS 电路如果无限流保护就会被烧毁。

1〕Vin

a.如果用长线将CMOS电路输入端和开关向连接，接线的分布电感L和为了消除输

入端自激振荡而引入的电容C就可能引起LC振荡。振荡电压大约在±VDD伏左

右。当输入端的振荡峰值电压为－VDD时，输入端有电流流出，当电流大于10mA

时，可能触发闩锁。防止办法是尽量减少输入、输出回路的电容和导线长度，以

防止发生LC振荡；在输入端串接限流电阻，将电流限制在1mA以下。

b.当接地导线电阻过大时（相当于在VSS和地之间穿入一个电阻），功耗电流经过

这个电阻产生压降，从而使输入电压Vin对地相对变负。当负电压值超过0.7伏时

将会引起闩锁。所以在布线设计时应尽量减小地线电阻。

2〕使用两种电源时容易引起闩锁

如果驱动电路的电源电压V A高于被驱动电路的电源电压VB，则VA通过CMOS 有电流流向VB，从A门输出端

拉出电流和B

增大，当电流I>10mA时，

很容易出现闩锁。如果

V A>VB的情况无法避免，

可在连线间串接限流电阻

RP，使I<1mA。

两个相连设备使用不同电源，如果两个电源在开、关的过程中出现时间差（如先开V A或先关VB），就会有过大的电流流出输出端和注入输入端，因此，很容易触发闩锁。3〕使用高内阻电源时，有可能引起闩锁。

由于在开关转换时流过的瞬态电流在电阻上产生的压降，在电源上出现负毛刺，容易出现Vout>V DD，或Vin> V DD，这种瞬间过压可能引起闩锁。可在电源线上并入电容，电容用10～100μF电解电容和高频电容0.01~0.1μF并联。为了减少电源线内阻，电源线要尽量短而粗。

4〕当输出端有大电容负载时，有可能引起闩锁。

由于关断电源或者电源电压下跌使得大电容上的电压可能大于VDD，即Vout>V DD。并且大电容的充放电电流较大，容易触发闩锁。

5〕当外界有瞬间的过电压（电压浪涌）加到CMOS电路电源上时，有可能引起闩锁。

如果浪涌电压超过二次击穿电压（一般25V～30V），电路进入负阻区，将导致闩锁发生。为了减少电源内的电压浪涌，应在电源－地之间并入电容，用来吸收瞬间过大的电压。6〕抗闩锁性能差的CMOS电路容易发生闩锁，不同厂家，不同工艺，不同品种的CMOS

电路，抗闩锁性能有较大差异。在选择与采购电路时，首先应选择抗闩锁性能较好的CMOS电路。

3．CMOS电路使用注意事项

1〕为了防止CMOS电路内部的寄生可控硅被触发，输入端电压必须满足V SS≤V in≤V DD。2〕加电时，先加V DD，后加V in；先关V in，后关V DD。如果以上条件不能满足或接有大电容时，输入端应串接1～10K限流电阻。当V DD没有加上时，若单独在输入端加脉冲，V in 经保护二极管整形后作V DD，容易触发闩锁，必须避免这种情况发生。

3〕不用的输入端不能浮空，将它们接V DD或V SS。

4〕若输入信号的上升时间t r、下降时间t f太长，不仅会使功耗增大，而且会引起数据丢失，因先用施密特电路整形。定时电路之定时输入的上升或下降时间不得大于5μS。

5〕输出端不能与V DD或V SS短路。

6〕不带三态输出，输出端不得直接“线或”、“线与”连接。

7〕输出端接有大电容负载时，电容器要串接电阻，使充电电流小于1mA。

8〕工作电压应小于V DD max，至少应小于2～3V。

9〕尽量避免采用多电源系统供电。

10〕V DD和V SS绝不能接反，否则会损坏电路。

11〕管腿不能接错、插反。

12〕避免使输入二极管处于正向导通状态（即避免V DD+0.5V

13〕在输出端不能强迫馈入10mA以上的电流（包括瞬间馈入）。

14〕C MOS电路与其他电路接口时要考虑逻辑摆幅、驱动电流、噪声容限及工作速度等。15〕防止静电放电损伤。

16〕尽量避免带电插拔印制电路板。

17〕禁止使用一块印制板上的CMOS电路通过长线去直接驱动另一块印制板上的CMOS电路，尤其是对高速电路，应尽量减小分布电容、电感；尽量减小电源线、地线的电阻，以免发生振荡。

18〕C MOS电路用作线性放大、单稳电路和振荡器时，要注意输出端的功率过载问题。

CMOS集成电路闩锁效应形成机理和对抗措施

目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12

CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1

集成电路的检测方法

集成电路的检测方法 现在的电子产品往往由于一块集成电路损坏，导致一部分或几个部分不能常工作，影响设备的正常使用。那么如何检测集成电路的好坏呢?通常一台设备里面有许多个集成电路，当拿到一部有故障的集成电路的设备时，首先要根据故障现象，判断出故障的大体部位，然后通过测量，把故障的可能部位逐步缩小，最后找到故障所在。 要找到故障所在必须通过检测，通常修理人员都采用测引脚电压方法来判断，但这只能判断出故障的大致部位，而且有的引脚反应不灵敏，甚至有的没有什么反应。就是在电压偏离的情况下，也包含外围元件损坏的因素，还必须将集成块内部故障与外围故障严格区别开来，因此单靠某一种方法对集成电路是很难检测的，必须依赖综合的检测手段。现以万用表检测为例，介绍其具体方法。 我们知道，集成块使用时，总有一个引脚与印制电路板上的“地”线是焊通的，在电路中称之为接地脚。由于集成电路内部都采用直接耦合，因此，集成块的其它引脚与接地脚之间都存在着确定的直流电阻，这种确定的直流电阻称为该脚内部等效直流电阻，简称R内。当我们拿到一块新的集成块时，可通过用万用表测量各引脚的内部等效直流电阻来判断其好坏，若各引脚的内部等效电阻R内与标准值相符，说明这块集成块是好的，反之若与标准值相差过大，说明集成块内部损坏。测量时有一点必须注意，由于集成块内部有大量的三极管，二极管等非线性元件，在测量中单测得一个阻值还不能判断其好坏，必须互换表笔再测一次，获得正反向两个阻值。只有当R内正反向阻值都符合标准，才能断定该集成块完好。 在实际修理中，通常采用在路测量。先测量其引脚电压，如果电压异常，可断开引脚连线测接线端电压，以判断电压变化是外围元件引起，还是集成块内部引起。也可以采用测外部电路到地之间的直流等效电阻(称R外)来判断，通常在电路中测得的集成块某引脚与接地脚之间的直流电阻(在路电阻)，实际是R内与R外并联的总直流等效电阻。在修理中常将在路电压与在路电阻的测量方法结合使用。有时在路电压和在路电阻偏离标准值，并不一定是集成块损坏，而是有关外围元件损坏，使R外不正常，从而造成在路电压和在路电阻的异常。这时便只能测量集成块内部直流等效电阻，才能判定集成块是否损坏。根据实际检修经验，在路检测集成电路内部直流等效电阻时可不必把集成块从电路上焊下来，只需将电压或在路电阻异常的脚与电路断开，同时将接地脚也与电路板断开，其它脚维持原状，测量出测试脚与接地脚之间的R内正反向电阻值便可判断其好坏。 例如，电视机内集成块TA7609P瑢脚在路电压或电阻异常，可切断瑢脚和⑤脚(接地脚)然后用万用表内电阻挡测瑢脚与⑤脚之间电阻，测得一个数值后，互换表笔再测一次。若集成块正常应测得红表笔接地时为8.2kΩ，黑表笔接地时为272kΩ的R内直流等效电阻，否则集成块已损坏。在测量中多数引脚，万用表用R×1k挡，当个别引脚R内很大时，换用R ×10k挡，这是因为R×1k挡其表内电池电压只有1.5V，当集成块内部晶体管串联较多时，电表内电压太低，不能供集成块内晶体管进入正常工作状态，数值无法显现或不准确。 总之，在检测时要认真分析，灵活运用各种方法，摸索规律，做到快速、准确找出故障 摘要：判断常用集成电路的质量及好坏 一看: 封装考究,型号标记清晰,字迹,商标及出厂编号,产地俱全且印刷质量较好,(有的 为烤漆,激光蚀刻等) 这样的厂家在生产加工过程中,质量控制的比较严格。 二检: 引脚光滑亮泽,无腐蚀插拔痕迹, 生产日期较短,正规商店经营。 三测: 对常用数字集成电路, 为保护输入端及工厂生产需要,每一个输入端分别对VDD

集成电路试题库

半导体集成电路典型试题 绪论 1、什么叫半导体集成电路？ 【答案：】 通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。 集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写 【答案：】 小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI） 3、按照器件类型分，半导体集成电路分为哪几类？ 【答案：】 双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。 4、按电路功能或信号类型分，半导体集成电路分为哪几类？ 【答案：】 数字集成电路，模拟集成电路，数模混合集成电路。 5、什么是特征尺寸？它对集成电路工艺有何影响？ 【答案：】 集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6、名词解释：集成度、wafer size、die size、摩尔定律？ 【答案：】 7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。 【答案：】

该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。 该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。在评估阶段，M kp 截至，不影响电路的正常输出。 8、延迟时间 【答案：】 时钟沿与输出端之间的延迟 第1章集成电路的基本制造工艺 1、四层三结的结构的双极型晶体管中隐埋层的作用 【答案：】 减小集电极串联电阻，减小寄生PNP管的影响 2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响 【答案：】 电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大 3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤 【答案：】 第一次光刻：N+隐埋层扩散孔光刻 第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻

CMOS电路结构中的闩锁效应及其防止措施

西安理工大学研究生课程论文/研究报告 课程名称：器件可靠性与失效分析 课程代号：050114 任课教师：王彩琳 题目：CMOS电路结构中的闩锁效应 及其防止措施 完成日期：2012 年 3月15日学科：电子科学与技术 学号：1108090479 姓名：孟照伟 成绩： 2012 年

CMOS电路结构中的闩锁效应 及其防止措施 由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出[1]。 闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1 闩锁效应形成机理 以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。 图l 带有寄生晶体管的P阱CMOS反相器的截面图

最新CMOS集成电路闩锁效应形成机理和对抗措施

C M O S集成电路闩锁效应形成机理和对抗措 施

精品好文档，推荐学习交流 仅供学习与交流，如有侵权请联系网站删除谢谢10 目录 摘要： (1) 0 前言 (1) 1闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1闩锁效应简介 (4) 3.2闩锁效应机理研究 (4) 3.3闩锁效应触发方式 (6) 4闩锁措施研究 (6) 4.1版图级抗栓所措施 (6) 4.2工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (9)

精品好文档，推荐学习交流 CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 仅供学习与交流，如有侵权请联系网站删除谢谢10

温度变化对闩锁效应的影响

温度变化对闩锁效应的影响 一介绍 1.1 闩锁效应 CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出。闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1.2闩锁效应机理 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。 图1 CMOS闩锁效应示意图及其等效电路 1.3 闩锁效应产生的条件和触发方式 产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁

集成电路测试

第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。

《半导体集成电路》考试题目及参考答案(DOC)

第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释

CMOS电路中的闩锁效应

闩锁效应的简介 基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。 闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。 CMOS电路闩锁效应的形成机理 寄生双极晶体管介绍 带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。

CMOS集成电路闩锁效应形成机理和对抗措施

CMOS集成电路闩锁效应形成机理和对抗措施

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目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)

CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS

闩锁效应latch up

闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）

理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp， 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？

集成电路测试原理及方法

H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系：电气工程及自动化学院 姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX

摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法

目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)

一、引言 随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。

集成电路测试技术四

集成电路测试技术 测试概论 可测性设计技术

DFT） 雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。在这一步中综合工具会

Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。为测试使能端，控制数据的输入。 时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。 Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。 Multiplexed Flip-Flop 结构 扫描 扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。 为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。 Clocked-Scan 雷鑑铭 编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。该单元含有一对主从锁存器。 主锁存器有两个输入端，能够锁存功能数据或者扫描数据。在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。从时钟控制数据从主锁存器到从锁存器的传输。 典型的LSSD 、扫描测试的步骤 1 各步骤的功能如下： 扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。同时，并行输出被屏蔽。 并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。CUT 态。捕获到的数据用于扫描输出。 第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数

CMOS闩锁效应

提纲 1、闩锁效应 闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地 之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上 图 1 CMOS 结构图 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。 当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上 图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状

态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这 种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。 从上图可以推导出如下的关系 其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流 其中 在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者 內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中 图2 PNPN双端器件

电路系统中的闩锁效应及其预防设计

电路系统中的闩锁效应及其预防设计 摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发 生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光 耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的 概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热 插拔 O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳 的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的 闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的 失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界 信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正 偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以 βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大 于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如 外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。 具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供 电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件 电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等 在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一 个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护 稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源

闩锁效应定义

什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析