数电作业
课程名称：数字电子技术基础课程时间：2015年秋
授课教师：康磊
学生姓名：XXX
学生班级：
学生学号：
联系电话：
哈尔滨工业大学英才学院
2015年12月
大作业一
一、设计目的
利用Verilog HDL设计一个电路，使其可以检测输入的一段由二进制数组成的序列，若序列中有连续的三个或者三个以上的1，则电路下一个时钟到来时输出为1，否则为0。状态转换图如图所示。
二、设计步骤
1、安装ISE14.2，并学会如何仿真。
2、根据状态图编写verilog程序。
3、仿真并生成仿真波形图。
4、保存项目并完成报告。
三、程序源代码
1、主程序
`timescale 1ns / 1ps
module shudian1(clk,rst,din,out);
input clk,rst,din;
output out;
reg[2:1] y, Y;
reg out;
parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
always @(posedge clk or negedge rst)
begin
if(!rst)y <= A;
elsey <= Y;
end
always@(y or din) begin
case(y)
A: begin
out = 0;
if(din) Y=B;
else Y=A;
end
B: begin
out = 0;
if(din) Y=C;
else Y=A;
end
C: begin
out = 0;
if(din) Y=D;
else Y=A;
end
D: begin
out = 1;
if(din) Y=D;
else Y=A;
end
default:begin
out = 0;
Y = A;
end
endcase
end
endmodule
2、测试程序
`timescale 1ns / 1ps module sudian11;
// Inputs
reg clk;
reg rst;
reg [20:0]data;
assign din=data[20];
// Outputs
wire out;
// Instantiate the Unit Under Test (UUT)
shudian1 uut (
.clk(clk),
.rst(rst),
.din(din),
.out(out)
);
initial
begin
rst = 0;
#200 rst = 1;
end
initial
begin
clk = 0;
end
always
begin
#50 clk=~clk;
end
initial
begin
data=20'b10110111011110101101;
end
always @(posedge clk)
#2 data ={data[19:0],data[20]};
endmodule
四、仿真波形图
将仿真时间设为1.5us,我们可以看到如下波形图。
可以看出，当输入信号有连续的三个或者三个以上的1，则电路输出在下一个时钟到来变为1，否则为0，且电路为Moore型，输出是当前状态的函数。
大作业二
一、设计目的
利用Verilog HDL设计一个电路，使其可以检测输入的一段由二进制数组成的序列，若序列中有连续的三个或者三个以上的1，则电路立刻输出为1，否则为0。状态转换图如图所示。
二、设计步骤
1、根据状态图编写verilog程序。
2、仿真并生成仿真波形图。
3、保存项目并完成报告。
三、程序源代码
1、主程序
`timescale 1ns / 1ps
module shudian2(clk , w , rst , z);
input clk, rst, w;
output z;
reg z;
reg [1:0] y, Y;
parameter A=2'b00, B=2'b01,C=2'b10;
always @ (posedge clk or negedge rst)
begin
if(!rst)
y = A;
else
y <= Y;
end
always @(w or y)
begin
case(y)
A: begin
if(!w)begin
Y = A;
z = 0;
end
else
begin
Y = B;
z = 0;
end
end
B: begin
if(!w)
begin
Y = A;
z = 0;
end
else
begin
Y = C;
z = 0;
end
end
C: begin
if(!w)
begin
Y = A;
z = 0;
end
else
begin
Y = C;
z = 1;
end
end
default:
begin
z = 0;
Y = A;
end
endcase
end
endmodule
2、测试程序
`timescale 1ns / 1ps
module shudian22;
reg clk;
reg rst;
reg [20:0]data;
assign w=data[20];
wire z;
// Instantiate the Unit Under Test (UUT) shudian2 uut (
.clk(clk),
.w(w),
.rst(rst),
.z(z)
);
initial begin
rst = 0;
#200; rst=1;
end
initial begin
clk=0;
end
always
begin
#50 clk=~clk;
end
initial
begin
data=20'b10110111011110110101;
end
always @(posedge clk)
#2 data ={data[19:0],data[20]};
endmodule
四、仿真波形图
将仿真时间设为1.5us,我们可以看到如下波形图。
可以看出，当输入信号有连续的三个或者三个以上的1，电路输出立刻为1，否则为0，电路为Mealy型,输出是当前状态和输入的函数。
大作业三
一、设计目的
利用Verilog HDL设计一个模为学号后三位（408）的同步加减法计数器，使其当输入X为0时立即执行加计数，当X为1时立即执行减计数。
二、设计步骤
1、根据状态图编写verilog程序。
2、仿真并生成仿真波形图。
3、保存项目并完成报告。
三、程序源代码
1、主程序
`timescale 1ns / 1ps
module shudian3(clk,rst,out,X);
input clk,rst;
input X;
output reg[8:0]out=0;
parameter A=0,B=1;
always @(posedge clk or X)
case(X)
A:
begin
if(!rst) out <= 0;
else if(out>=407) out<=0;
else out <= out+1;
end
B:
begin
if(!rst) out <= 0;
else if(!out) out<=407;
else out <= out-1;
end
endcase
endmodule
2、测试程序
`timescale 1ns / 1ps
module shudian33;
reg clk;
reg rst;
reg X;
wire [8:0] out;
// Instantiate the Unit Under Test (UUT)
shudian3 uut (
.clk(clk),
.rst(rst),
.out(out),
.X(X)
);
parameter PERIOD = 2;
always begin
clk = 1'b0;
#(PERIOD/2) clk = 1'b1;
#(PERIOD/2);
end
initial begin
clk = 0;
rst = 0;
X = 0;
#100;
rst = 1;
begin
#1000;
X=~X;
end
end
endmodule
四、仿真波形图
1．当rst为1时，开始计数。X=0时进行加计数
2．当X=0时进行加计数，且模为408。
3. 当X=1时进行减计数。
4.当X=1时进行减计数，且模为408。
可以看出，这个同步加减法计数器完美的完成了加计数和减计数功能。
江苏开放大学实践性环节考核作业 学号 姓名杨杰 课程代码 110056 课程名称中国政治思想史 评阅教师 第次任务 共次任务 江苏开放大学 请同学们完成一篇读书报告。 首先请同学们学习第十二章第一节林则徐的有关内容，完成一篇关于林则徐学习西方思想的读书报告。 题目自拟。 字数不能少于800字。 格式要求： 题目：四号楷体。 正文：小四号宋体。 关于林则徐学习西方思想的读书报告 今天学习有关林则徐的章节，深为林则徐的精神所吸引。 1840年是中国近代史的开端，也就是从这个时候开始，伴随着西方帝国主义国家大举入侵中国，西方资产阶级的民主政治思想和文化开始大批传入中国。经过鸦片战争
的打击，大清帝国的进步官员和知识分子们，开始放眼看世界，林则徐等一批官员和知识分子开始关注西方资本主义的政治制度，军事技术等，并著作了一批介绍西方地理、政治军事制度的书籍《海国图志》《瀛环志略》等。这当中包括西方政治制度中的选举制，三权分立制等民主制度，这些都是近代中国民主思想发展的开端。 由于鸦片战争的惨痛教训，清政府开始寻求救亡图存的政策。而鸦片战争中西方帝国主义国家的坚船利炮让清政府触动最大，也就是在这背景下，清政府内的洋务派在全国各地掀起的“师夷之长技以制夷”的学习西方的改良运动。林则徐魏源等人进一步的对西方的民主制度进行了宣传并开始大量翻译外国书籍，包括政治，法律、科技、文史等各方面，开始广泛学习西方的活动。具体如下： 一、林则徐学习西方思想产生背景 二、当世界资本主义迅速发展的时候,中国还是一个封建社会,处在满族建立的清王朝的统治下。封建专制主义统治下的中国,在乾、嘉以后,衰败日剧,闭关更甚。 三、清政府的闭关锁国,阻碍了中国造船航海业的发展,阻碍了国内手工业的扩大和商品经济的发展,姐碍了资本主义萌芽的成长。而且闭关政策进一步助长了清朝统治集团置身于世界局势之外安于现状顽周保守的虚骄心理,使清代的政治更加腐败。 四、这个时期的林则徐,也和闭关时代其他开明进步分子一样,尽管对中外关系和外国情形有所触及,但严密的闭关政策和闭目塞听的风气,使他对外部世界的认识不可避免的也同样受到严重的局限。但林则徐的可贵之处,就在于他发现自己的知识不足后,没有装腔作势,反而正视现实。勇于放下架子,探求新知。他在中华民族和西方资本主义侵略势力的矛盾斗争的强烈刺激下,适应救亡图存的形式需要,由经世派而成为“开眼派”,并进而成为“学习派”,实现从开眼看现实到开眼看世界再到学习西方的连续飞跃。林则徐之所以和顽固分子不同,而且高于其他开明进步的爱国者,实现思想的连续飞跃,还有其主观因素: 五、第一,把民族自尊建立在比较科学的基础上。实事求是的作风和勇于批判现实的精神,使他有可能通过睁眼现实,比较正确的认清国情,看到“天朝上国”的腐朽与落后。 六、第二,把抵抗外国侵略建立在比较科学的基础之上。寻求“制夷之策”和富强之道的迫切愿望,使他有可能通过开眼看世界,对西方的侵略性与先进性有比较全面的了解,从而勇于抛弃夜郎自大的传统观念。 七、第三,具有敢于“触讳”、追求真理的勇气和精神。 八、二、林则徐学习西方思想的主要内容 九、林则徐认识到,要有效抵抗西方侵略,必须学习西方。发出了像西方学习的先声。在中国近代史上,第一次组织翻译班子,不拘一格,选拔熟悉外情的人才,有计划地,大规模地搜集和编译外国书报。 十、林则徐把西方各国作为一面镜子,已经参照出中国非惟在地理方位上不在世界的中心,特别是在国力方面也并不是万国来朝的中央大国。在中国近代,坦率而明确地承认西方先进和中国落后的是从林则徐开始,这是艰难而珍贵的第一步。一个国家和民族,能够认识自己不容易,反省自己的落后更不容易,特别是在中国对于自己有一种“世界中心”感觉的传统氛围中做到这一点,更是加倍地艰难。林则徐如实承认中国在船炮武器方面“不如夷”了,但却没有因此而悲观气馁、甘居下游。他认识到,当时的军事侵略不是来自比自己落后的民族,而是来自拥有船坚炮利的西方先进国家。甚至在赴戍伊犁的途中,他还念念不忘建立一支“器良、技熟、坦壮、心齐。”的新式水师。 十一、由于对世界各国的基本情况和国际关系有比较具体了解,他有效地利用了美、法两国与英国在对华贸易方面存在的矛盾,利用了英美两国尤其是英国内部均有人
《数据库系统基础》课后练习题 数据库系统基础 课后练习题 哈尔滨工业大学计算机科学与技术学院
《数据库系统基础》课后练习题关系代数、关系元组演算、SQL语言 1.分别用关系代数、元组演算、SQL语句完成CAP数据库的查询。 CAP数据库有四个关系(表)： Customers(cid, cname, city, discnt), 客户定义表，描述了客户的唯一标识 cid，客户名称cname，客户所在的城市city，以及该客户购买产品时所可能给予的折扣discnt Agents(aid, aname, city, percent), 代理商定义表，描述了代理商的唯一标识aid, 代理商名称aname, 代理商所在的城市city，以及该代理商销售产品时所可能给予的佣金/提成percent(以百分比形式表达) 哈尔滨工业大学计算机科学与技术学院
《数据库系统基础》课后练习题关系代数、关系元组演算、SQL语言 (1) 找出订单总价大于或者等于$1000的(ordno, pid)对 哈尔滨工业大学计算机科学与技术学院
《数据库系统基础》课后练习题关系代数、关系元组演算、SQL语言 (2) 找出所有价格在$0.50和$1.00之间的商品名字，包括边界价格 哈尔滨工业大学计算机科学与技术学院
《数据库系统基础》课后练习题关系代数、关系元组演算、SQL语言 (3) 找出订单价格低于$500的(ordno, cname)对，使用一次连接 哈尔滨工业大学计算机科学与技术学院
《数据库系统基础》课后练习题关系代数、关系元组演算、SQL语言 (4) 找出所有三月份接受的订单的(ordno, aname)对，使用一次连接 哈尔滨工业大学计算机科学与技术学院
二、设计心电信号放大电路 要求：电路总增益可调，输入阻抗≥1MΩ，共模抑制比KCMR≥80dB,带宽：；电路具有50Hz陷波功能，陷波器中心衰减大于15dB。 提示： 1.输入级采用3运放构成的仪表放大器，可以保证输入阻抗和共模抑制比足够高。 2. 陷波器可以采用带通滤波器和相加器组成的带阻滤波器或双T 带阻滤波器； 心电信号发大电路 1 人体心电信号的特点 心电信号属生物医学信号，具有如下特点： (1)信号具有近场检测的特点，离开人体表微小的距离，就基本上检测不到信号； (2)心电信号通常比较微弱，至多为mV量级； (3)属低频信号，且能量主要在几百赫兹以下； (4)干扰特别强。干扰既来自生物体内，如肌电干扰、呼吸干扰等；也来自生物体外，如工频干扰、信号拾取时因不良接地等引入的其他外来串扰等； (5)干扰信号与心电信号本身频带重叠(如工频干扰等)。 2 采集电路的设计要求 针对心电信号的上述特点，对采集电路系统的设计分析如下： (1)信号放大是必备环节，而且应将信号提升至A／D输人口的幅度要求，即至少为“V”的量级； (2)应尽量削弱工频干扰的影响； (3)应考虑因呼吸等引起的基线漂移问题； (4)信号频率不高，通频带通常是满足要求的，但应考虑输入阻抗、线性、低噪声等因素 根据题目要求，首先要进行前置放大电路设计。 前置放大电路是心电信号采集的关键环节，由于人体心电信号十分微弱，噪声强且信号源阻抗较大，加之电极引入的极化电压差值较大，这就对前级(第一级)放大电路提出了较高的要求，即要求前级放大电路应满足以下要求：
高输入阻抗；高共模抑制比；低噪声、低漂移、非线性度小；合适的频带和动态范围。 为此，选用Analog公司的仪用放大器AD620作为前级放大(预放)。AD620的核心是三运放电路(相当于集成了三个OP07运放)，该放大器有较高的共模抑制比(CMRR)，温度稳定性好，放大频带宽，噪声系数小且具有调节方便的特点，是生物医学信号放大的理想选择。根据小信号放大器的设计原则，前级的增益不能设置太高，因为前级增益过高将不利于后续电路对噪声的处理。 仿真过程采用O．5 MV，1．2 Hz的差分信号源以及0.5mv，50hz的干扰信号为模拟心电输入来模拟电路的放大过程。 1、前端放大器 放大倍数：A1=（27+27）/5.8 +1=10.31 2、高通滤波电路 根据题目要求，其截止频率为0.1hz，设电容C1=C2=20uF，通过式：R=1/（2πfC）可得其电
H a r b i n I n s t i t u t e o f T e c h n o l o g y 数字电子技术基础大作业 课程名称：数字电子技术基础 设计题目：血型与状态机 院系： 班级： 设计者： 学号： 哈尔滨工业大学
血型逻辑电路设计 一实验目的 1.掌握采用可编程逻辑器件实现数字电路与系统的方法。 2.掌握采用Xilinx_ISE软件开发可编程逻辑器件的过程。 3.学会设计血型能否输血的数字电路。 4.掌握Verilog HDL描述数字逻辑电路与系统的方法。 二设计要求 1.采用BASYS2开发板开关，LED，数码管等制作验证能否输血的电路。 2.采用Xilinx_ISE软件进行编程、仿真与下载设计到BASYS2开发板。三电路图 1.电路模块图（简化） 应用： 2.内部电路组成（简化）
四 编程 1.源程序 module xuexing(M, N, P, Q, E,F,G,OUT,CTL,clk,bi); input M; input N; input P;
output E; output[3:0] F; output[3:0] G; output[7:0] OUT; output[3:0] CTL; reg E; reg[3:0] F; reg[3:0] G; reg[7:0] OUT; reg[7:0] OUT1; reg[7:0] OUT2; reg[7:0] OUT3; reg[7:0] OUT4; reg[3:0] CTL=4'b1110; output bi; reg bi; integer clk_cnt; reg clk_400Hz; always @(posedge clk) //400Hz扫描信号if(clk_cnt==32'd100000) begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz; end else clk_cnt <= clk_cnt + 1'b1; //位控制 reg clk_1Hz; integer clk_1Hz_cnt; //1Hz发声信号 always @(posedge clk) if(clk_1Hz_cnt==32'd2*******-1) begin clk_1Hz_cnt <= 1'b0; clk_1Hz <= ~clk_1Hz; end else clk_1Hz_cnt <= clk_1Hz_cnt + 1'b1; always @(posedge clk_400Hz) CTL <= {CTL[2:0],CTL[3]}; //段控制 always @(CTL) case(CTL) 4'b0111: OUT=OUT1; 4'b1011:
数电大作业实验报告如图是CODE3的case语句程序，该模块是一个编码器，即将输入的8位琴键信号进行编码，输出一个4位码，最多能对应16个音符（若有16个键）。 如图所示是INX2CODE的case语句程序，该模块是一个译码器，它将来自键盘输入的编码信号译码成数控分频器SPK0输出信号的频率控制字。 另外两个模块是M_CODE和DCD7SG，它们的case语句程序如上图所示。前者的功能是将来自CODE3的键盘编码译成简谱码和对应的音调高低值H，后者是一个数码管7段显示译码器，负责将简谱码译成数码管的显示信号。 如图所示是SPK0模块的内部结构。其中的计数器CNT11B是一个LPM宏模块，这是一个11位二进制加法计数器。在设置其结构参数时，应该选择同步加载控制，即sload（Synchronous Load），这样能较好地避免来自进位信号cout中可能的毛刺影响。异步加载aload极易受到随机窄脉冲的误触发，在此类电路中不宜采用。图中D触发器和反相器的功能是将用于控制加载的进位信号延迟半个时钟周期，一来也是为了滤除可能的毛刺，以免对加载更为可靠，因为这时，时钟上升沿正好处于加载脉冲的中点。 模块CODE3,INX2CODE和SPK0的主要工作过程是这样的： 当按琴键后，产生的数据经编码器获得一个编码（例如，当按下第二个键，对应0010，即2），它对应模块INX2CODE中的一个值（2对应390H）。当这个值（如390H）被置入模块SPK0中的11位可预置计数器中后。由于计数器的进位端与预置数加载段端相连，导致此计数器将不断以此值作为计数起始值，直至全1。
以下以预置值为390H为例，来计算SPK0输出信号的频率值。 当以390H为计数器起始值后，此计数器成为一个模（7FFH-390H=46FH=1135）的计数器。即每从CLK端输入1135个脉冲，BEEP端输出一个进位脉冲。由于输入的时钟频率是1MHz （周期是1us），于是BEEP输出的信号频率是1/（1135us）=841Hz。 由下面电子琴的顶层电路可见，SPK0的输出信号经过一个由D触发器接成的T’触发器后才输出给蜂鸣器。这时信号被作了二分频，于是，预置值390H对应的与蜂鸣器发音的基频F 约等于440Hz。 B 电子琴顶层电路中T’触发器有两个功能，一个作用是作二分频器；另一个作用是作为占空比均衡电路。这是因为由SPK0模块输出信号的脉宽极窄，功率极低，无法驱动蜂鸣器，但信号通过T’脉宽就均匀了（F 的占空比为50%）。 B 如图所示是电子琴顶层设计电路，含2个输入口和3个输出口。 1.工作时钟CLK，频率：1MHz。用于在主控模块中产生与琴键对应的振荡频率，以驱动蜂 鸣器发出相应的声音。 2.琴键输入DIN[7..0].8个音符，8位中只能有一位为0，即8个琴键中每一时刻只能按 一个键。 3.输出端口SPK0用于驱动蜂鸣器。 4.输出信号LED接数码管，用于显示对应的简码谱。H显示音高低。
哈尔滨工业大学 <<数据库系统>> 实验报告之一 (2014年度春季学期)
实验一交互式SQL语言 一、实验目的 ●掌握SQL语句的语法 ●着重熟悉掌握利用SQL编写Select查询的方法 ●熟悉SQLite的用法 二、实验内容 ●1) 双击打开sqlite3.exe，该程序为SQLite数据库管理系统 ●2) 利用.help查看SQLite支持的控制台系统命令。注意系统命令结尾处 没有结束符“;”
●3) 阅读.help中对.databases 命令的说明，并查看输出结果 ●4) 阅读.help中对.open命令的说明，并使用该命令创建一个数据库（名 字任意）后缀名统一为“.db3”（可以没有后缀名，但不推荐） ●5) 再次运行.databases 命令，与步骤3的输出结果对比 ●6) 阅读.help中对.tables命令的说明，并使用该命令查看当前数据库的所 有表 ●7) 创建满足要求的关系表（使用create table） ●表一 ●表名：College（存储大学的信息） ●属性：cName（字符串存储的大学名字），state（字符串格式的大学所在
州），enrollment（整数形式的大学入学学费） ●表二 ●表名：Student（存储学生的信息） ●属性：sID（整数形式的学号），sName（字符串形式的学生名字），GPA （小数形式的成绩），sizeHS（整数形式的所在高中规模） ●表三 ●表名：Apply（存储学生申请学校的信息） ●属性：sID（整数形式的学号），cName（字符串形式的大学名字），major （字符串形式的专业名字），decision（字符串形式的申请结果） ●8）利用.tables查看当前数据库中的表，对比步骤6中的运行结果 ●9) 利用如下命令，将存储在txt文件中的元组导入数据库的关系中●.separator "," ●.import dbcollege.txt College ●.import dbstudent.txt Student ●.import dbapply.txt Apply
数字电子技术应用Verilog HDL设计计数器 学院:航天学院 班级: 学号: 姓名: 教师:
设计要求：利用Verilog HDL设计一个以自己学号后三位为模的计数器。 设计步骤：首先我的学号后三位为114，因此计数器范围是0到113一共114个数。然后根据此要求编写功能程序以及激励源的相关程序，第三步在modelsim下进行实验调试，看所编程序能否实现预期功能，然后再把相关实验数据截图记录。 程序代码： modulejishuqi(out,reset,clk); output [7:0] out; inputreset,clk; reg [7:0] out; always @(posedgeclk) begin if(!reset)out<=8'h00; else if(out>=113)out=8'h00; else out<=out+1; end endmodule 激励源设置程序： `timescale 1 ns/ 1 ps modulejishuqi_test(); regclk; reg reset; wire [7:0] out; jishuqi i1 ( .clk(clk), .out(out), .reset(reset) ); initial begin #1 clk=0; #10 reset=0; #40 reset=1; end always #20 clk=~clk ; endmodule Modelsim仿真波形图：
注二进制数01110001化成十进制数为113，因此得到了正确的波形图。RTL Viewer Technology Map Viewer
西电集团的实习报告 导读：西安交通大学西电集团实习报告 7月2日至7月4日，我们在电气工程学院老师的带领下，进行了为期3天的专业认知实习，实地参观了西电集团的大规模实验厅以及各种大规模电力设备，并到陕西省电力公司培训中心进行了参观学习。通过这三天的认知学习，我们队专业相关专业知识和原理有了更深于课本的认识。 7月2日上午，我们首先前往洗点开关电气有限公司，在工作人员，讲解人员首先带领我们认识熟悉了整个厂区的结构和环境，接下来，讲解人员对展柜中GIS开关柜进行了一一的讲解。第一次见到这些神奇的电力设备，我倍感新奇。通过聆听专业人员的讲解，并且进行网上相关资料学习，我了解到GIS，也叫高压配电装置，主要把母线、断路器、CT、CP、隔离开关、避雷器都组合在一起的开关站。GIS 的优点主要包括：1，有很高的安全性和可靠性，2 能够让变电站实现小型化。GIS中核心技术主要有绝缘涉及，通流设计，气体密封设计等。 随后，我们又去了西电变压器有限责任公司。带着安全帽的我印象最深刻的就是整个工厂里随时都有可能发生事故的吊车。据负责讲解的工作人员说，我们头顶可以人工控制的吊车重达400吨，只有用它才可以将已经缠绕拼接好的线圈从倒地状态翻身成立式状态。除此之外，我们还参观了冲剪车间，记得讲解人员讲过0,28mm的硅钢片
叠在一起，拐角处切成45度角可以将涡流减小到最小。印象最深的是可以只有两个人操作的全自动冲剪设备，大大节省了人力物力。 最后，我们去到了先高压电器研究院有限责任公司。在这里我们主要参观学习了高压检测大厅，高压试验大厅等地方，亲听电气学长讲述设备仪器功能。印象最深是高压试验大厅，四周都是钢板所建成，地板则是用铜板铺成。我们在实验大厅看到了各种高电压至几千千伏的变压器或电压发生器。如此庞然大物对我来说，看到并学习的感受可以用震撼形容。 中午我们进行午餐（我感觉西电的饭真心不错，比交大的好吃多了！）并在午餐后参加了西电集团座谈会。座谈会上，西电集团的领导，资深的技术人员们与我们对于西电集团以及未来工作规划进行了深刻的讲解与交流。我的感觉是，西电集团是个不错的工作单位，看起来收入、生活条件个方面都是十分可观的。之后的互动环节，更是令我印象深刻。西电集团的资深技术人员对我们类似未来求职困惑，未来规划、以及我们队西电集团的困惑都进行了一一详细的解答。醍醐灌顶，令人深思。印象最深刻的是夏文老师说的综合能力问题。记得她说她会因为一个人一段RAP说的很不错就拍板留下这个人，也会因为西电集团缺乏年轻人参加羽毛球赛而费解。总之，综合能力对于一个社会人来讲，是很重要，作为当代大学生，我们应当综合发展自己各方面能力。再有就是张猛老师所讲电力集团的未来发展，很多方面都是不怕做不到，只怕想不到，只要可以不断有想法，电力集团就
数电作业 课程名称：数字电子技术基础课程时间：2015年秋 授课教师：康磊 学生姓名：XXX 学生班级： 学生学号：
联系电话： 哈尔滨工业大学英才学院 2015年12月 大作业一 一、设计目的
利用Verilog HDL设计一个电路，使其可以检测输入的一段由二进制数组成的序列，若序列中有连续的三个或者三个以上的1，则电路下一个时钟到来时输出为1，否则为0。状态转换图如图所示。 二、设计步骤 1、安装ISE14.2，并学会如何仿真。 2、根据状态图编写verilog程序。 3、仿真并生成仿真波形图。 4、保存项目并完成报告。 三、程序源代码 1、主程序 `timescale 1ns / 1ps module shudian1(clk,rst,din,out); input clk,rst,din; output out; reg[2:1] y, Y; reg out; parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11; always @(posedge clk or negedge rst) begin if(!rst)y <= A;
elsey <= Y; end always@(y or din) begin case(y) A: begin out = 0; if(din) Y=B; else Y=A; end B: begin out = 0; if(din) Y=C; else Y=A; end C: begin out = 0; if(din) Y=D; else Y=A; end D: begin out = 1; if(din) Y=D; else Y=A; end default:begin out = 0; Y = A; end endcase end endmodule 2、测试程序 `timescale 1ns / 1ps module sudian11; // Inputs reg clk; reg rst; reg [20:0]data; assign din=data[20]; // Outputs wire out;
图 1 数字抢答器框图 数字抢答器的设计 1 设计目的 （1）熟悉集成电路的引脚安排。 （2）掌握各芯片的逻辑功能及使用方法。 （3）了解面包板结构及其接线方法。 （4）了解数字抢答器的组成及工作原理。 （5）熟悉数字抢答器的设计与制作。 2 设计思路 （1）设计抢答器电路。 （2）设计可预置时间的定时电路。 （3）设计报警电路。 （4）设计时序控制电路。 3 设计过程 3.1方案论证 数字抢答器总体方框图如图1所示。 其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于“开始”状态，宣布“开始”抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
3.2电路设计 抢答器电路如图2所示。 图2 数字抢答器电路 该电路完成两个功能： 一是分辨出选手按键的先后，并锁存优先抢答者的编 号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。 工作过程：开关S 置于“清除”端时，RS 触发器的R 端均为０，４个触发器输出置０，使74LS148的ST ＝０，使之处于工作状态。当开关S 置于“开始”时，抢答器处于等待工作状态，当有选手将键按下时（如按下S 5），74LS148的输出,010012=Y Y Y ,0=EX Y 经RS 锁存后，1Q=1，BI =1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。此外，1Q ＝１，使74LS148ST ＝１，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，74LS148的,1=EX Y 此时由于仍为1Q ＝１，使ST ＝１，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将Ｓ开关重新置于“清除”然后再进行下一轮抢答。 （74 LS148为8线—3线优先编码器，表2.1为其真值表，图2.3为逻辑图。）
子技术》大作业 电子技术基础是一门实践性很强的课程。数字电路大作业是在学完本门课程后，对所学知识的综合性考察。大作业分成两种形式：理论设计和实物制作，大家可以自由选择，要求附后。希望同学们借助教材、参考书以及互联网等，充分发挥想象力和创造力，认真完成本次大作业。 【理论设计要求】 1.每3人一组，完成其中一个题目。每人写出一份设计报告，而每组只提交一份报告，网上提交，完成时间截至第18周，逾期系统自动关闭。 2.鼓励有条件的同学应用Multisim或Orcad/Pspice等软件对所设计电路进行仿真。 3.不能使用单片机实现。 4.将对设计报告进行评定打分并作为平时成绩计入期末总成绩。 【实物制作要求】 1.制作出一个实用的电子电路，具体不限，能成功演示其功能。 2.一人或者两人一题。 3.写出简单的设计说明，并于网上提交。 4.将对实物制作情况评定打分并作为平时成绩计入期末总成绩。 【报告内容】 1. 目录 2. 设计目的及要求
工作原理、系统方框图 4. 各部分选定方案及电路组成、相关器件说明 5. 调试过程（如果没做实物，可免） 6. 设计结论 7 设计心得与总结（要具体落实到小组各成员） 8. 参考文献 9. 附录 附录一：元器件清单 附录二：总体设计图 附录三：仿真结果（可无） 附录四：小组各成员所做工作说明（设计者排序），每个成员对最终方案的贡献（哪个地方是谁设计的） 【理论设计题目】 NO.1 设计一个输血—受血判别电路，当输血者和受血者的血型符合相关规则，配型成功，受血者可以接受输血者提供的血液，用LED指示配型成功与否。 NO.2 循环彩灯电路
新技术讲座课程大作业报告 并行核外矩量法 学院：电子工程学院 专业：电磁场与无线技术 班级：1302061 学号： 姓名： 电子邮件： 日期： 2016 年 06 月21日 成绩： 指导教师：张玉
摘要 本文先简要介绍并行核外计算的发展现状与并行计算的核心思想及其评估方法中加速比的概念，再详写核内LU分解的推导过程并由此推广到并行核内LU分解，最后引出并行核外LU分解算法。 并行核内矩量法与并行核外矩量法比较是本文核心，以求导体球的散射模型为例，比较并行核内矩量法与并行核外矩量法，发现并行核外矩量法比并行核内矩量法填充阶段时间消耗多2-3倍，并且二者的加速比均不理想。同时也发现并行核外矩量法在填充阶段所消耗的时间比并行核内矩量法多了不到一倍，结合在大规模电磁计算中计算机内存的重要性，得出并行核外矩量法在大规模计算中以少量的的额外时间消耗换来计算机内存的合理利用的结论。 总而言之，为了突破计算机内存大小的限制，并行核外矩量法为实际的工程电磁计算提供了一种综合效率较高的选择方案。 关键词：并行核外矩量法加速比计算机内存工程电磁计算
一、 并行核外计算发展现状 计电磁学发展至今，应用范围越来越广，近些年来更是在电大尺寸平台中得到了快速发展。由于电大尺寸平台下所解决的问题复杂，研究目标不论是形状还是环境都很繁杂。在采用矩量法分析后，虽然可以得到很高的精度，但却面临着庞大的矩阵规模。引入机群处理后，设计并行计算来处理需要很大的内存，种种原因的折衷结果就是引入核外空间存储该矩阵，然后分块读取和处理，最后计算出所需的各类参数，引出目标体相应的特性。 二、并行计算 2.1并行计算简介 并行计算（parallel computing ）是将某一个运算任务进行分解，，然后将分解后所得的子任务交给各个很多处理器进行运算处理。在运算过程中，每个处理器之间实时进行数据通信和协同运算，并完成了子任务。在这一基础上，整个运算的速度大大提高，求解计算速度效率显著增强，计算的规模可以成倍增加。通过并行计算的定义可以看出，并行计算至少需要两台以上的计算机同时运行，且每台计算机之间可以实时进行数据交换；待处理的运算任务可以被划分成多个子任务，并且，每个子运算任务可以并行在各个计算机处理器上同时计算，还要有固定的程序对各个处理器上的数据编程处理，汇总运算结果，最终达到并行计算的目的。 2.2并行算法评估 评估手段有很多，这里重点介绍加速比的概念：在处理器资源独享的情况下，单个处理器进行计算所需的时间比多个处理器在相同环境下处理同一个任务时所需时间的比值，称为加速比 公式定义为加速比（P 个处理器）：1p 2 t S t （2-1） 其中1t 是指单个处理器完成真个运算任务所需的时间，2t 是指P 个处理器在并行算法下运算同一个任务所需要的时间。
数电大作业流水灯-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
综合设计题 一.流水灯 1.总体思路 8位流水灯始终是一亮七暗的，根据这个特点可以考虑采用74LS138译码器的输出来实现流水灯的循环电路。同时，还可以用74LS161四位二进制计数器来控制74LS138的输入端，从而实现对灯亮灭的控制 2.使用元件 3—8译码器74LS138，四位二进制计数器74LS161，555定时器，七段数码管译码器驱动器4511芯片，数码管，电容，电阻，非门若干。 3.电路原理框图 4.元器件在本电路中的主要功能 ○1555定时器 555 定时器在本电路中的作用主要是产生占空比可调的矩形脉冲从而 可以改变灯亮时间，而且它的振荡周期为T=0.7 （+2）C。此处C=0.1uF.由电路参数可知，当 R1为10kΩ时，灯亮时间为0.0014s.它的功能主 要由两个比较器决定。两个比较器的输出电压控 制 RS 触发器和放电管的状态。在电源与地之间加 上电压，当 5 脚悬空时，则电压比较器 C1的同相 输入端的电压为 2VCC /3，C2的反相输入端的电压 为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2的输出为 0， 可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1的输出为 0，C2的输出为 1， 可将 RS 触发器置 0，使输出为 0 电平。电路图如下：
○2 74LS161计数器 74LS161计数器在本电路中的作用是产生000-111脉冲控制 74LS138的A 2A 1 A ，依次选通Y -Y 7 。产生脉冲序列也可以用74LS191是 四位二进制同步加/减计数器，与74LS161相比，它能够实现减计数，此处只需要求产生脉冲序列，而且74LS161是常用的计数器，所以选择74LS161产生脉冲序列。所以采用反馈置数法，产生000-111脉冲 序号，时钟脉冲外部接入，原理图如下图所示 ○374LS138译码器
哈工大数电大作业-作业1-计数器 数电大作业 1 计数器 一、实验目的 1.学习使用Verilog HDL语言，并学会使用进行Quartus H软件编 程和仿真； 2.掌握数字电路的设计方法，熟悉设计过程及其步骤； 3.培养学生的动手能力，能学以致用，为今后从事电子线路设计 打下良好基础； 4.巩固加深对数电知识的理解，在仿真调试过程中，能结合原理 来分析实验现象； 二、实验内容 1.设计内容及要求 1)利用 Verilog HDL 设计一个以自己学号后三位为模的计数器； 2)编写源程序；
3)给出仿真电路图和仿真波形图； 2.需求分析： 由于本人的学号为 7112130501，后 3 位为 501，为便于观察，选取中间三位为进制来编写加法计数器，以保证与他人的区别性，即编一个以 213 为模的加法计数器。若采用同步清零的方法，则计数为 0~212，化为二进制数即为 0 0000 0000计到 0 1101 0100。
3. 编写源代码: module count_213(out, data, load, reset, elk); output [8:0] out; i 叩ut [8:0] data; input load ，reset, elk; reg [8:0] out; always ?(posedge elk) begin 辻(！reset)out=9, hOOO; else if (load)out=data; else if (out>=212)out=9, hOOO; else out=out+1; end endmodule 程序说明: 该计数器为一个9位计数器，计数范围0~212,具有同步同 步置数和同步清零功能。时钟的上升沿有效，当elk 信号的上升 沿到来时，如果清零信号为0,则清零；若不为0,计数器进行计 数，计至212处同步清零。 4. 画出仿真电路图： 图1为同步置数、同步清零加法计数器的仿真电路图 //elk 上升沿触发 〃同步清零，低电平有效 //同步预置 〃计数最大值为212,超过清零 〃计数
数电大作业智能数字钟 IMB standardization office【IMB 5AB- IMBK 08- IMB 2C】
智能数字钟设计? 一、问题重述? 数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械钟相比，他具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用：小到人们的日常生活中的电子手表，大到车站﹑码头﹑机场等公共场所的大型数显电子钟。 本课程设计要用通过简单的逻辑芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用74LS160(10进制计数器)74LS00(与非门芯片)等连接成60和24进制的计数器,再通过七段数码管显示，构成了简单数字电子钟。要求： （1）完成设计一个有“时”，“分”，“秒”（23小时59分59秒）显示且有校时功能的电子钟； （2）完成对“时”、“分”的自动校时。 二、设计目的? 1.了解智能数字钟的工作原理； 2.设计出一个能实现清零、进位、显示时分秒等功能的智能数字钟； 3.正确使用multisim 软件对电路进行仿真及观察； 4.通过此次设计实验加深对3—8译码器、计数器等集成逻辑芯片的理解和运用。 三、设计要求? 1．用555定时器设计一个秒钟脉冲发生器，输入1HZ的时钟；（对已有1kHz频率时钟脉冲进行分频）； 2．能显示时、分、秒，24小时制；3．设计晶体震荡电路来输入时钟脉冲； 4．用同步十进制集成计数器74LS160设计一个分秒钟计数器,即六十进制计数器；
5．用同步十进制集成计数器74LS160设计一个24小时计数器；6．译码显示电路显示时间； 7．用与非门芯片及一些基本芯片设计一个可以自动校时的电路。 四、设计过程? 总体思路 由秒及分的60进制，分别到59时进行对分和时进行进位，而时为24进制，当到达23时，之后进行清零，从而实现数字时钟的相应功能。分秒功能的实现：用两片74LS160组成60秒、分、时分别为60、60和24进制计数器。秒、分均为六十进制，即显示进制递增计数器。时为二十四进制计数器，显示为00~23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。时功能的实现：用两片74LS160组成24进制递增计数器。结构框图及说明 在产生信号时可采用两种方法，方法（1）采用555定时器及分频器，而方法（2）直接利用函数信号发生器。 电路工作原理? 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用石英晶体构成的振荡器电路。一般来说，振荡器的频率越高，计时精度越高。如图5所示调节电阻R2可以改变输出信号频率，用以得到所需的信号频率。利用555定时器进行产生信号，形成晶振电路，如下 图二?555定时器 用三片74LS160可以构成三级十分频器，将1KHz矩形波分频得到1Hz基准秒计时信号。它的功能是产生标准秒脉冲信号。原理如下 图三?分频电路
电磁散射与隐身技术导论课程大作业报告 学院：电子工程学院 专业：电子信息工程 班级： 0210** 学号： 0210**** 姓名： ****** 电子邮件： 日期： 2018 年 07 月 成绩： 指导教师：姜文
雷达目标RCS近远场变换 在现代军事领域中，隐身技术和反隐身技术是重中之重，研究隐身和反隐身技术就要研究目标的电磁散射特性。雷达散射截面（RCS）是评价目标散射特征的最基本参数之一，其计算和测量的研究具有重要意义。计算方法有解析方法，精确预估技术和高频近似方法等。根据测量方式的不同，可以分为远场测量、近场测量和紧缩场测量。远场测量在室外进行，虽然能直接得到目标RCS，但是条件难以满足(满足远场条件时，被测目标与天线间的距离非常大)，相比之下，在微波暗室中进行的近场测量由于采用缩比测量的方法更容易满足测试条件。相对于紧缩场测量，近场测量的精度更高，成本也有所降低，于是近场测量越来越成为研究的一个重点。近场测试到的雷达回波信号并不是工程中所关心的RCS，而如何由近场测量数据得到目标RCS，则是必须要解决的问题。 为了得到目标RCS，将目标等效为一维分布的散射中心，并忽略了散射中心与雷达之间的相互影响，忽略散射中心与测试环境之间的相互影响。根据雷达回波信号，研究了一种利用雷达近场数据来估计目标总的RCS的方法。推导了算法的具体过程，将研究重点放在了算法的核心——权重函数上。分别仿真了单站正视，单站侧视，对称双站，不对称双站几种情况下权重函数的特性，具体表现为不同参数对权重函数幅度和相位的影响。基于仿真结果，提出了用定标来求得权重函数的方法。并用不同尺寸的金属球作为实验目标，采用某一个金属球理论RCS 值来定标，求得权重函数之后，用此算法变换出目标的RCS，并与其理论值做比对，验证了算法的可行性。 一、雷达截面的研究背景、发展现状 隐身和反隐身技术作为现代战争中电子高科技对抗的重要领域，一直都是各国军事研究的重点，随着各种精确制导武器和探测系统研制成功，隐身技术和反隐身技术越发重要。在军事应用中，希望己方的武器隐身性能尽可能好，并且能尽可能的探测到敌方的隐身目标。这就是必须研究隐身技术和反隐身技术最主要的原因，隐身技术与反隐身技术都必须研究目标的雷达散射特性，隐身技术是让目标的散射尽可能的小，反隐身技术则是尽量能够接收到目标的回波信号，因此要研究隐身和反隐身技术就要研究目标的电磁散射特性。隐身技术和反隐身技术
数电大作业流水灯
综合设计题 一.流水灯 1.总体思路 8位流水灯始终是一亮七暗的，根据这个特点可以考虑采用74LS138译码器的输出来实现流水灯的循环电路。同时，还可以用74LS161四位二进制计数器来控制74LS138的输入端，从而实现对灯亮灭的控制 2.使用元件 3—8译码器74LS138，四位二进制计数器74LS161，555定时器，七段数码管译码器驱动器4511芯片，数码管，电容，电阻，非门若干。 3.电路原理框图 4.元器件在本电路中的主要功能 ○1555定时器 555 定时器在本电路中的作用主要是产生占空比可调的矩形脉冲从而 可以改变灯亮时间，而且它的振荡周期为T=0.7 （R1+2R2）C。此处C=0.1uF.由电路参数可知，当 R1为10kΩ时，灯亮时间为0.0014s.它的功能主 要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上 的同相 电压，当 5 脚悬空时，则电压比较器 C 1 的反相输入端的电 输入端的电压为 2VCC /3，C 2 压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如 2
果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C 1的输出为 0，C 2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。 电路图如下： ○2 74LS161计数器 74LS161计数器在本电路中的作用是产生000-111脉冲控制 74LS138的A 2A 1 A ，依次选通Y -Y 7 。产生脉冲序列也可以用74LS191是 四位二进制同步加/减计数器，与74LS161相比，它能够实现减计数，此处只需要求产生脉冲序列，而且74LS161是常用的计数器，所以选择74LS161产生脉冲序列。所以采用反馈置数法，产生000-111脉冲序号，时钟脉冲外部接入，原理图如下图所示
试卷一（哈尔滨工业大学） 一、选择题（每题1分，共20分） 1.在数据管理技术的发展过程中，数据独立性最高的是（）阶段。 A. 数据库系统 B. 文件系统 C. 人工管理 D. 数据项管理 2. （）是存储在计算机内的有结构的数据集合。 A. 网络系统 B. 数据库系统 C. 操作系统 D. 数据库 3. 在数据库的三级模式结构中，描述数据库中全体数据的全局逻辑结构和特征的是（）。 A. 外模式 B. 内模式 C. 存储模式 D. 模式 4. 作为关系数据系统，最小应具备的关系运算是（）。 A. 排序、索引、统计 B. 选择、投影、连接 C. 关联、更新、排序 D. 显示、打印、制表 5. 在select语句中使用group by Sno时，Sno 必须出现在（）子句中。 A. where B. from C. select D. having 6. 在where语句的条件表达式中，与零个或多个字符匹配的通配符是（）。 A. * B. ? C. % D. _ 7. 对关系模式进行分解时，要求保持函数依赖，最高可以达到（）。 A. 2NF B. 3NF C. BCNF D. 4NF 8. 在关系模式R（U，F）中，Y∈XF+是X→Y是否成立的（）。 A. 充分必要条件 B. 必要条件 C. 充分条件 D. 既不充分也不必要条件 9. 在关系数据库设计阶段中，完成关系模式设计的阶段是（）。 A. 需求分析阶段 B. 概念设计阶段 C. 逻辑设计阶段 D. 物理设计阶段 10. 基本E-R图就是数据库的（）。 A. 外模式 B. 逻辑模式 C. 内模式 D. 概念模式 11. 从数据流图构造E-R图时，选择实体一般应先考虑数据流图中的（）。 A. 数据项 B. 数据流 C. 数据处理 D. 数据存储 12. 以下（）不是当前常用的存取方法。 A. 索引方法 B. 聚簇方法 C. HASH方法 D. 链表方法 13. 事务一旦提交，对数据库的改变是永久的，这是事务的（）。 A. 原子性 B. 一致性 C. 隔离性 D. 持久性 14. 并发控制要解决的根本问题是保持数据库状态的（）。 A. 安全性 B. 完整性 C. 可靠性 D. 一致性 15. 在数据库系统中，对存取权限的定义称为（）。 A. 授权 B. 定义 C. 约束 D. 审计 16. 视图建立后，在数据字典中存放的是（）。 A. 查询语句 B. 视图的定义 C. 组成视图的表内容 D. 产生视图的表定义 17. 由全码组成的关系模式，最高可以达到的模式为（）。 A. 4NF B. 2NF C. 3NF D. BCNF 18. 下列叙述中，正确的是（）。 A. 对于关系数据模型，规范化程度越高越好 B. 如果F是最小函数依赖集，则R∈2NF C. 如果R∈BCNF，则F是最小函数依赖集