北大数字集成电路课件--5_verilog的符号标识

第5章 结构级建模方法
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图5.8 多输出门
第5章 结构级建模方法
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图5.9和表5.7为多输出门的逻辑符号和逻辑表。
第5章 结构级建模方法
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图5.9 多输出门的逻辑符号
第5章 结构级建模方法
第5章 结构级建模方法
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下面是门类型的引用:
nand #10 nd1(a,data,clock,clear); 该语句中引用了一个名为nd1的与非门(nand)，其输入为 data、clock和clear，输出为a，输出与输入的延时为10个单位 时间。
第5章 结构级建模方法
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5.1.1 基本门
1．多输入门
图5.2 与门的逻辑符号
第5章 结构级建模方法
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表 5.1 与门的逻辑表
and
01xz
0
0000
1
01xx
x
0x xx
z
0x xx
第5章 结构级建模方法
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2) 与非门(nand) 图5.3和表5.2所示为与非门的逻辑符号和逻辑表。 例如：
nand U2 (sum, a, b, c); /*与非门U2，输出为sum，带有3个输入a、b、c*/
第5章 结构级建模方法
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图5.4 或门的逻辑符号
第5章 结构级建模方法
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表 5.3 或门的逻辑表
or
01xz
0
01xx
1
1111
x
x1xx
z
x1xx
第5章 结构级建模方法
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4) 或非门(nor) 图5.5和表5.4所示为或非门的逻辑符号和逻辑表。 例如：
nor U5(out,in1,in2)；

Verilog HDL语言要素 --标识符
转义标识符 转义标识符可以在一条标识符中包含任何可打印字符。 转义标识符以\(反斜线)符号开头，以空白结尾。
注：空白可以是一个空格、一个制表字符或换行符。
Verilog HDL语言要素 --标识符
下面给出转义标识符的例子
\busa+index \-clock \***error-condition*** \net1/\net2 \{a,b} \a*(b+c)
Verilog HDL语言规范
Verilog HDL语言要素
Verilog语言要素主要包括：
注释 间隔符 标识符 关键字 系统任务和函数 编译器命令 运算符 数字 字符串和属性
Verilog HDL语言要素 --注释
在Verilog HDL中有两种形式的注释。该语法规定和C语 言一致。
单行注释 起始于双斜杠“//”，表示该行结束，以及新的一行开始。单行 注释符号“//”在块注释语句内并无特定含义。
特殊字符表示 \n \t \\ \” \ddd
意义 换行符 Tab键 符号\ 符号” 3位八进制数表示的ASCII 值（0<<d<<7）
Verilog HDL语言要素 --属性
随着工具的扩展，除了仿真器使用Verilog HDL作为其 输入源外，还包含另外一个机制，即在Verilog HDL源文 件中指定对象、描述和描述组的属性。
以 `（重音符号）开始的某些标识符是编译器指令。 在编译Verilog HDL语言时，特定的编译器指令均有效，即：
编译过程可跨越多个文件，直到遇到其它不同编译程序指令 为止。
Verilog HDL语言要素 --编译器命令
编译器命令的Verilog HDL描述例子

module testfixture; // Data type declaration
为什么没 有端口？
// Instantiate modules
// Apply stimulus
// Display results
由于testfixture是最顶层模 块，不会被其它模块实例化。 因此不需要有端口。
endmodule
Test Fixture — 如何说明实例
module testfixture; // Data type declaration 多路器实例化语句
// Instantiate modules MUX2_1 mux (out, a, b, sel); // Apply stimulus
Time
0 5 10 15
Values a b sel 0 1 0 0 0 0 0 1 1 1 1 1
DUT 被测器件 (device under test)
module MUX2_1 (out, a, b, sel); 注释行 // Port declarations output out; input a, b, sel; 多路器由关键 wire out, a, b, sel; 词module和 wire sel_, a1, b1; endmodule 开始及结束。 // The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); 已定义的 Verilog基 endmodule 本单元的 实例
•
a, b, sel是输入端口，out是输出 端口。所有信号通过这些端口从模 块输入/输出。
另一个模块可以通过模块名及端口 说明使用多路器。实例化多路器时 不需要知道其实现细节。这正是自 上而下设计方法的一个重要特点。 模块的实现可以是行为级也可以是 门级，但并不影响高层次模块对它 的使用。

类型 功能 可综合性
reg
integer real time
常用的寄存器型变量
32位带符号整型变量 64位带符号实型变量 64位无符号时间变量
√ √
reg型变量是最常用的一种variable型变量。定义格式
reg型

如下： reg 数据名1，数据名2，……数据名n； reg a,b； //定义了两个reg型变量a，b reg[n-1:0] 数据名1，数据名2，……数据名i； reg[n:1] 数据名1，数据名2，……数据名i； Examples:
关键字（Keywords）
Verilog语言内部已经使用的词称为关键字或保留字，
这些保留字用户不能作为变量或节点名字使用。 关键字都是小写的。比如：AIWAYS（标识符），不是
关键字，它与关键字always是不同的。 附录A和附录B列出了verilog语言中的所有关键字。
5.2 常量
程序运行中，值不能被改变的量称为 常量（constants），Verilog中的常量主 要有如下3种类型：
主要内容
5.1 Verilog语言要素 5.2 常量 5.3 数据类型 5.4 参数 5.5 向量 5.6 运算符
5.1 Verilog语言要素
Verilog 程序由符号流构成，符号包括 空白符（White space） 注释（Comments） 操作符（Operators） 数字（Numbers） 字符串（Strings） 标识符（Identifiers） 关键字（Keywords）等
【例5.3】 采用参数定义的加法器 module add_w(a,b,sum); parameter MSB=15; //参数定义 input[MSB:0] a,b; output[MSB+1:0] sum; assign sum=a+b; endmodule