哈工大数字电子技术基础习题册2010-答案6-7章
第6章 触发器
【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和Q端的波形。
RdSdQQ 图 6.1
解：
基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当dR和dS同时为“0”时，Q端和Q端都等于“1”。dR和dS同时撤消，即同时变为“1”时，Q端和Q端的状态不定。见图6.1（b）所示，图中Q端和Q端的最右侧的虚线表示状态不定。
RdSdQQ不定状态
图6.1（b） 题6-1答案的波形图
【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。
QQRdSddSdQQR (a) (b)
图6.2
解：
此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。
dSdQQR不定状态 图6.2(c)
【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。
C11J1KRSQ“1”CPYZ
CP 图 6.3
解：
见图6.3(b)所示，此电路可获得双相时钟。
QQCPYZ
图6.3(b)
【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。
QQDCP 图6.4
解：
1．真值表(CP=0时，保持；CP=1时，如下表）
Dn Qn Qn+1
1 第7章 基于EDA的时序电路设计、综合及验证
学习基础：
（1）第3章介绍了时序逻辑电路的基础知识。学习本章前，应先掌握第3章的知识。
（2）第4章介绍了Verilog HDL的基本语法及简单设计的建模方法。
（3）5.5~5.7的综合实例，介绍了EDA工具Libero IDE的使用。本章所有综合和验证均基于Libero IDE环境实现。
阅读指南：
本章讲述内容对应第3章的知识，把相应功能通过Verilog HDL语言进行实现。
本章多处对同一个设计提供了多种设计思路和实现方法，并不是所有都是最优的方法，只是方便对比和学习。读者可根据情况选择合适的方法。
7.4、7.6、7.7中讨论了第3章中没有涉及的理论知识和多个综合例子，这些知识和例子综合性强，较难理解，但却是数字系统实际开发中非常重要和实用的内容，对于想进入数字系统设计实践阶段的读者来说很有实际意义。
7.1 锁存器
7.1.1 基本RS锁存器（一）
1．使用Verilog进行描述
module rs_1(R,S,Q,Qn);
input R,S;
output Q,Qn; // Qn表示，而不是时序电路中的现态。
reg Q;
assign Qn=~Q;
always @(R or S) // 通过case语句，按真值表方式写出程序逻辑。
case({R,S})
2'b01:Q=1;
2'b10:Q=0;
2'b11:Q=1'bx; 2 endcase
endmodule
读者在一开始看这种程序时很容易产生疑问：触发器是存放数字电路中基本二进制信号的单元电路，也就是寄存器变量Q的值是需要使用触发器来存放，而触发器是由锁存器所构成，用触发器存放的Q来实现一个锁存器显然是不合理的。
这就需要读者理解在Verilog HDL中，采用行为风格编写代码，是为了让程序编写者可用更趋向行为的方式更方便的编写代码，而不需考虑具体的物理细节。虽然在程序中指定要使用一个寄存器变量Q，但在使用EDA工具进行综合的时候，是不会也不可能用触发器来实现锁存器的，通过综合结果可看出。
第7章 时序逻辑电路
课题 第7章 时序逻辑电路 理论课时 6 实验课时 4
教学目的 1．了解时序逻辑电路特点及分类；
2．掌握时序逻辑电路的一般分析方法；
3．掌握寄存器、计数器和顺序脉冲发生器的工作原理；
4．掌握N进制计数器设计方法。
重点与
难点 重点：时序逻辑电路的一般分析方法；
难点：N进制计数器设计。
教学方法 讲授法、演示法：多媒体课件讲授、配合板书。
教学内容 1．时序逻辑电路的一般分析方法；
2．寄存器；
3．计数器；
4．顺序脉冲发生器。
课后作业 习题五
一、二、三、四
概述
1． 时序逻辑电路的电路结构
图7-1 时序逻辑电路结构图
图中，x1……xi为一组输入变量；y1……yj为一组输出变量；p1……ps为一组存储电路输入变量；q1……qk为一组存储电路输出并反馈至组合逻辑电路输入的变量。由图可见（x1……xi）和（q1……qk）一起作用产生（y1……yj）和（p1……ps）。而（p1……ps）又决定了（q1……qK）。
2． 时序逻辑电路描述方式
(1) 逻辑表达式
(2) 状态转换表（状态表）
它是时序电路输入状态与对应输出状态和存储电路（触发器 ）现态、次态关系表。
(3) 状态转换图（状态图）
它以图形方式表示时序电路状态转换的规律。
(4) 时序图（波形图）
它表示时序电路输入信号、输出信号和电路状态在时刻上的对应关系。
3. 时序逻辑电路分类
按电路输出信号的特性分为：穆尔型（MOORE）和米莱型（mealy）。知足式Y(tn)=F1[x(tn),Q（tn）]的为米莱型；假设输出只与存储电路的现态有关，与现态输入X(tn)无关，组成Y(tn)=F[Q(n)]关系。称为穆尔型。 这两种电路的分析和设计进程大体上是一致的。
按逻辑功能分：典型的有计数器、寄放器、移位寄放器、顺序脉冲发生器等,还有实现各类不同操作的时序电路。
按其工作方式可分为同步时序电路和异步时序电路。同步时序电路:电路中各存储单元的更新是在同一时钟信号操纵下同时完成。 异步时序电路: 电路中各存储单元无统一的时钟操纵,不受同一时钟操纵。
1 《数字电子技术》目录
第1章 数制与编码
1.1 数字电路基础知识
1.1.1 模拟信号与数字信号
1.1.2 数字电路的特点
1.2 数制
1.2.1 十进制数
1.2.2 二进制数
1.2.3 八进制数
1.2.4 十六进制数
1.3 数制转换
1.3.1 二进制数与八进制数的相互转换
1.3.2 二进制数与十六进制数的相互转换
1.3.3 十进制数与任意进制数的相互转换
1.4 二进制编码
1.4.1 加权二进制码
1.4.2 不加权的二进制码
1.4.3 字母数字码
1.4.4 补码
1.5 带符号二进制数的加减运算
1.5.1 加法运算
1.5.2 减法运算
第2章 逻辑门
2.1 基本逻辑门
2.1.1 与门
2.1.2 或门
2.1.3 非门
2.2 复合逻辑门
2.2.1 与非门
2.2.2 或非门
2.2.3 异或门
2.2.4 同或门
2.3 其它逻辑门
2.3.1 集电极开路逻辑门
2.3.2 集电极开路逻辑门的应用
2.3.3 三态逻辑门
2.4 集成电路逻辑门
2.4.1 概述
2.4.2 TTL集成电路逻辑门 2 2.4.3 CMOS集成电路逻辑门
2.4.4 集成逻辑门的性能参数
2.4.5 TTL与CMOS集成电路的接口*
第3章 逻辑代数基础
3.1 概述
3.1.1 逻辑函数的基本概念
3.1.2 逻辑函数的表示方法
3.2 逻辑代数的运算规则
3.2.1 逻辑代数的基本定律
3.2.2 逻辑代数的基本公式
3.2.3 摩根定理
3.2.4 逻辑代数的规则
3.3 逻辑函数的代数化简法
3.3.1 并项化简法
3.3.2 吸收化简法
3.3.3 配项化简法
3.3.4 消去冗余项法
3.4 逻辑函数的标准形式
3.4.1 最小项与最大项
