最新微机原理-第5版(周荷琴)-第五章-(4)教学讲义PPT课件

第5章 微处理器总线时序和系统总线
表5-1 Intel微处理器关键特性比较
Intel
引入
处理器
日期
8086
1978
80286
1982
80386DX 1985
80486DX 1989 Pentium 1993 Pentium Pro 1995
Pentium Ⅱ 1997
Pentium Ⅲ 1999
Pentium 4 2000
第5章 微处理器总线时序和系统总线
第5章 微处理器总线时序和系统总线
5.1 微处理器性能指标 5.2 微处理器总线及配置 5.3 8086微处理器的基本时序 5.4 系统总线 习题5
第5章 微处理器总线时序和系统总线
5.1 微处理器性能指标
CPU(Central Processing Unit)即中央处理器，从雏形出现 到发展壮大的今天，由于制造技术越来越先进，因此集成度越来 越高，内部的晶体管数已达到几千万个。虽然从最初的CPU发展 到现在，其晶体管数增加了几千倍，但是CPU的内部结构仍然可 分为控制单元、逻辑单元和存储单元三大部分。CPU的性能大致 上反映了它所配置的微机的性能。CPU主要的性能指标有11项， 下面分别介绍。
最大时钟 频率 8 MHz
12.5 MHz 20 MHz
25 MHz 60 MHz 200 MHz
266 MHz
500 MHz 700 MHz
1.50 GHz
晶体管 数目 29 K 134 K 275 K
1.2 M 3.1 M 5.5 M
7M
8.2 M 28 M
42 M
寄存器 尺寸 16 GP 16 GP 32 GP
64 GB

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§5-1 存储器分类
二、按性质分类 ：随机存取存储器、只读存储器
1. RAM随机存取存储器（Random Access Memory）
CPU能将数据随机地写入或读出RAM 。断电所存数据全 部丢失。通常所说的内存容量大小，是指RAM存储器的容量。
⑴SRAM--静态RAM(Static RAM) ：
速度非常快，不断电内容不自动消失。集成度相对较低， 功耗也较大，高速缓冲存储器(Cache memory)用它组成。
⑵DRAM--动态RAM(Dynamic RAM)：
DRAM的内容在10-3或l0-6秒之后自动消失，必须周期性的 在内容消失之前进行刷新(Refresh)。集成度高，成本较低，耗 电 少 ， 但 需 要 刷 新 电 路 。 DRAM 运 行 速 度 较 慢 ， SRAM 比 DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组 成。
存储器是用来存放程序和数据的部件 存储器的容量和存取速度是决定计算机性能
的重要指标。 存储器的容量越大，记忆的信息也就越多，
计算机的功能也就越强。
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§5-1 存储器分类 ——概述
地址译码器 地址总线
地址
内容
0000H 0001H 0002H
XXXXH
读写控制总线
数据总线
存储器的逻辑结构示意图
8086系统，20条地址总线，可以寻址内存空间为1M字节； 80386系统，32条地址总线，可以寻址4GB字节。 存放内容：系统软件（系统引导程序、监控程序或者操作系统 中的ROM BIOS等）以及当前要运行的应用软件。
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§5-1 存储器分类

最小模式引脚信号
MN/MX端接+5V 一个8284A时钟发生器 三片8282或74LS373或 74LS273作为地址锁存 器 存储器和外设较多时， 要增加数据总线驱动能 力，需要2片8286/ 8287或74LS245作为总 线收发器
最小模式引脚信号
最小系统中，信号M/IO，RD，WR组合起来决定了系统 中数据传输的方式，具体如下表所示。
DMA控制器等主控设备通过HOLD申请 占用系统总线（通常由CPU控制）
4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）




总线保持响应（即总线响应），输出、高电平 有效 有效时，表示CPU已响应总线请求并已将总线 释放 此时CPU的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请 求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
指令队列缓冲器
执行部件 （EU)
总线接口部件 （BIU)
8086的总线周期的概念
为了取得指令或传送数据，就需要CPU的总线接口部件 执行一个总线周期。在8086中一个基本的总线周期由4 个时钟周期组成。
4个时钟周期， T1状态：CPU往总线发地址 T2状态：CPU撤销低16位地址，高4位做反映状态信息 T3状态：传送数据 Tw状态 T4状态：总线周期结束
2. 读写控制引脚
WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端 口读入数据
2. 读写控制引脚

第5章 输入输出基本方式
1．无条件方式
这种方式在传送信息时，已知外设是准备好的状态，所以 输入输出时都不需要查询外设的状态。可直接用IN和OUT指令 完成与接口之间的数据传送。但这种方式必须确保外设已经准 备好时才可使用，否则就会出错，故很少使用。采用无条件传 送方式的接口电路如图5-3所示。
图5-3 无条件传送方式接口电路
第5章 输入输出基本方式
2．查询方式
当CPU与外设之间进行数据传递源自， 很难保证CPU在执行输入操作时，外设一 定是“准备好”的；而在执行输出操作时 ，外设一定是“空闲”的。为保证数据传 送的正确进行，CPU必须在数据传送之前 对外设的状态进行查询，确认外设已经满 足了传送数据的条件后再与外设进行数据 交换，否则一直处于查询等待状态，这就 是查询方式。
第5章 输入输出基本方式
使用查询方式工作的外设必须至少有两个部 件，其中之一是状态部件。CPU每一次与外设进行 数据交换之前，先从状态部件读取信息，判断外 设是否处于“就绪”（Ready）状态。如果来自外 设的状态信息反映出外设“没有准备好”或正 “忙”（Busy），说明还不能进行数据传递；反 之，当CPU检测到外设已准备好（Ready）后，才 可以与外设进行一次数据传递。 （1）查询方式输入
第5章 输入输出基本方式
5.1 输入输出方式 5.2 8086/8088的中断系统 5.3 8086/8088的中断控制与DMA控制 5.4 接口与总线
第5章 输入输出基本方式
5.1 输入输出方式 5.2 8086/8088的中断系统 5.3 8086/8088的中断控制与DMA控制 5.4 接口与总线
第5章 输入输出基本方式
“统一编址” 的特点是：内存和I/O端口共用一 个地址空间；所有访问内存的指令都可用于I/O端口 ，包括内存的算术逻辑运算指令。