数据选择器的设计
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一．实验目的
熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设
计、仿真和硬件测试。
二、实验设备
GW48系列SOPC/EDA实验开发系统实验箱一台 计算机一台
三、实验内容
1、首先利用QuartusⅡ完成2选1多路选择器（例1-1）的文本编辑输入(mux21a.vhd)和
仿真测试等步骤，最后在实验系统上进行硬件测试，验证本项设计的功能。
⑴．2选1多路选择器设计：
源程序:
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = '0' THEN y <= a ; ELSE y <= b ;
END IF;
END PROCESS;
END ARCHITECTURE one ;
⑵．软件编译：
图1 编译成功图
⑶．仿真分析：
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图2 波形分析图
⑷．硬件测试：
图3 引脚锁定图
图4 下载成功图
2、将2选1多路选择器看成是一个元件mux21a，利用元件例化语句描述图1-1，并将此文件
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放在同一目录中。
⑴.2选1多路选择器元件例化设计：
源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUXK IS
PORT ( a1,a2,a3,s0,s1: IN STD_LOGIC;
outy : OUT STD_LOGIC);
END ENTITY MUXK;
ARCHITECTURE BHV OF MUXK IS
SIGNAL tmp : STD_LOGIC;
COMPONENT mux21a IS
PORT ( a,b,s : IN STD_LOGIC;
y : OUT STD_LOGIC);
END COMPONENT ;
BEGIN
u1 : MUX21A PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp);
u2 : MUX21A PORT MAP(a=>a1,b=>tmp,s=>s1,y=>outy);
END ARCHITECTURE BHV ;
图1 元件例化图
⑵.软件编译
图2 编译成功图
⑶.仿真分析
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图3 波形分析图
⑷.硬件测试
图4 引脚锁定图
图5 下载成功图
四、实验总结
在这个实验中，使我明白，做实验要注意知识的积累，只有平时知识掌握好了，在实验
中才能清楚实验各个环节的功能与现象，才能把实验中出现的错误及时正确地修改出来，实
验中的各个小环节都要注意，才能做好实验。并且还要注意实际的操作，只有理论和实际联
系起来，才能把知识掌握好。
