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QII添加IP Core生成的时序约束文件的操作步骤_冯学良

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QII添加IP Core生成的时序约束文件的操作步骤
骏龙科技技术支持部----广州办事处
1．选择你需要使用的IP，这个文档以RapidIO为例；
选择菜单的Tools——》MegaWizard Plug-in Manager，如下图所示：

2．设置好IP Core的参数后，点击完成，在IP生成的路径下，会生成以sdc
结尾的时序约束文件和tcl脚本文件，SRIO这个IP只有一个sdc文件和一个
tcl文件，但是有些IP会生成几个tcl文件，例如DDR，除了时序约束还有管
脚约束的tcl文件，这些都需要在QII里面运行才能确保添加正确的约束；
3．在QII里面运行IP Core生成的Tcl脚本文件；
菜单Tools——》Tcl Scripts，

选中需要运行的Tcl文件，选择Run，如下图所示：
如果有多个tcl文件需要运行，请重复执行上述的操作并留意窗口信息，确保
Tcl文件的正确执行。

4． 在QII的项目路径里面包含SDC文件；
菜单Projeccts ――》 Add/Remove Files in Project，在弹出窗口里面确认
包含SDC文件。
5． 打开SDC文件检查是否需要修改，一般来说，IP Core自动生成的信号名
称肯定会和你的代码里面的信号名称不一致，这时候是需要你修改的，我以
RapidIO生成的SDC文件为例进行说明；

# The clocks below correspond to the top level clock names assumed
by the
# design. This section may need to be edited to reflect the actual
clock
# name that drives the associated clock input to the Rapid IO Core.
# For the ref clock and the system clock, you may run the
constraints TCL
# Script to patch this file. Refer to the documentation for the
TCL
# constraints script for further info.
set ref_clk_name "clk"
set sys_clk_name "sysclk"
请使用你的代码里面的信号名称替换红色的信号名；

if { $clocks_match == 0 } {
create_clock -name $ref_clk_name -period 8 -waveform { 0.000 4 }
[get_ports $ref_clk_name]
}
create_clock -name $sys_clk_name -period 12.8 -waveform { 0.000
6.4 } [get_ports $sys_clk_name]
另外还需要确认你使用的输入时钟信号是否是直接从IO脚输入的信号，如果
是，这两个不需要修改，如果是中间信号或者锁相环输出，请使用get_pins代
替，并在timequest中确认是否能找到该信号，如下图所示：

菜单 Constrains Æ Create Clock；

点击Target旁边的浏览按键，在弹出的窗口中选择Get_pins，然后在旁边的
输入栏里面输入你需要查找的信号名称，如果能够找到就没有问题了。

大家好：
刚给客户写了个文档，跟大家分享一下，客户之前使用RapidIO时，
没有正确运行TCl文件和修改SDC文件，导致编译后虽然没有时序告警，
但是会出现修改逻辑也会影响RapidIO的工作，所以特意给他们写了个
简单文档，我的办法不一定是最好的，如果还有其他方法请指出，谢谢！！

而且我觉得我们IP生成的SDC文件默认对这两个时钟信号进行Get_ports
的操作也不好，因为一般来说，很多情况客户的时钟都是锁相环产生的，
这样的话，Get-Ports根本不起作用，现在timequest是比以前有优势，
但是如果你没有添加正确的约束，它连时序告警都没有，所以客户有时候
也觉得为什么没有时序告警但是IP仍然工作不正常。所以以后一定要第一时间
确认时序约束是否添加正确，我这次也花了不少冤枉的时间来诊断这个问题。
谢谢！！

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quartus ii开发软件操纵步骤,以及IP核调用步骤

quartus ii开发软件操纵步骤,以及IP核调用步骤

IP核调用步骤一．打开QUARTUSII软件二．新建工程三．填写工程路径，工程名和实体名。

（工程路径不要有中文，工程名和实体名相同），填写好后，点击next.四．点击next五．选择FPGA芯片系列CyloneII六．选择FPGA型号EP2C8Q208C8，然后next七．点击next八．点击next九．点击finish,新建工程完成。

十．选择工具“Assignments”的下拉菜单”Device…”选项，如下图：十一.点击“Device and Pins Options..”如下图：十二.选择未用管脚“unused pins”将未用管脚设为“As input tri-stated”十三.再选择“configuration”,将”Auto”换成“EPCS4”后，点击”确定“十四.点击“OK”，工程设置完成。

十五.新建VHDL程序，点击“OK“十六.编写程序十七.程序编写完，保存十八.新建ROM初始化数据文件，点击“OK“十九.选择容量和位宽。

在本例，容量为64个字节，位宽为8bit。

然后点“OK“二十.往里面填数据，在这里可以把我给的例程的数据直接拷进去，填完后保存。

二十一.新建ROM核，如下操作二十二.点击next二十三.先看上面有“AHDL”, ”VHDL,”“Verilog HDL”，在“VHDL”前面的圈里点击选中。

然后在路径后面给新建的ROM起一个名字：rom1，然后再在左边选中“ROM: 1-PORT”，设置完后点next.二十四.设置ROM的位宽为8，容量为64，点击next.二十五.点击“next”.二十六. 点击“Browsr..”选择初始化数据文件的路径，初始化数据文件后缀为.mif。

打开.二十七.点击next二十八.一直点next,直到如下图后，点finish，ROM核创建完成。

二十九.编译一次三十.编译成功后，选择“Assignment”菜单下的“Pins”，如下图三十一.根据脚位表绑定管脚三十二.绑完后，再编译一次。

XilinxVivado的使用详细介绍（3）：使用IP核

XilinxVivado的使用详细介绍（3）：使用IP核

XilinxVivado的使⽤详细介绍（3）：使⽤IP核IP核（IP Core）Vivado中有很多IP核可以直接使⽤，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。

IP核类似编程中的函数库（例如C语⾔中的printf()函数），可以直接调⽤，⾮常⽅便，⼤⼤加快了开发速度。

使⽤Verilog调⽤IP核这⾥简单举⼀个乘法器的IP核使⽤实例，使⽤Verilog调⽤。

⾸先新建⼯程，新建demo.v顶层模块。

添加IP核点击Flow Navigator中的IP Catalog。

选择Math Functions下的Multiplier，即乘法器，并双击。

将弹出IP核的参数设置对话框。

点击左上⾓的Documentation，可以打开这个IP核的使⽤⼿册查阅。

这⾥直接设置输⼊信号A和B均为4位⽆符号型数据，其他均为默认值，点击OK。

稍后弹出的窗⼝，点击Generate。

调⽤IP核选择IP Sources，展开并选择mult_gen_0 - Instantiation Template - mult_gen_0.veo，可以打开实例化模板⽂件。

如图，这段代码就是使⽤Verilog调⽤这个IP核的⽰例代码。

将⽰例代码复制到demo.v⽂件中，并进⾏修改，最终如下。

代码中声明了⽆符号型的4位变量a和b，分别赋初值7、8，作为乘数使⽤；⽆符号型的8位变量p，⽤于保存计算结果。

clk为Testbench编写的周期20ns的时钟信号；mult_gen_0 mul(...)语句实例化了mult_gen_0类型的模块对象mul，并将clk、a、b、p作为参数传⼊。

1. module demo(2. );3.4. reg clk = 0;5. always #10 clk = ~clk;6.7. wire [3:0] a = 7;8. wire [3:0] b = 8;9. wire [7:0] p;10.11. mult_gen_0 mul (12. .CLK(clk), // input wire CLK13. .A(a), // input wire [3 : 0] A14. .B(b), // input wire [3 : 0] B15. .P(p) // output wire [7 : 0] P16. );17.18. endmodule⾏为仿真验证以demo为顶层模块，启动⾏为仿真，即可输出波形。

Quartus II 时序仿真步骤

Quartus II 时序仿真步骤

FPGA系统设计与实践
基于QuartusII 功能仿真和时 序仿真
4.2.1 建立Vector Waveform File文件 新建文件
打开工程div3
新建波形文件ok信号口波形窗口设置信号属性
双击信号窗口 添加节点
列出所有节点
OK
选择所有节点
单击鼠标右 键，在弹出 的菜单中选 择 ValueClock
1建立vectorwaveformfile文件新建文件打开工程div3新建波形文件ok信号窗口波形窗口双击信号窗口设置信号属性添加节点列出所有节点选择所有节点ok单击鼠标右键在弹出的菜单中选择value?clock设置信号周期设置信号相位设置信号占空比选择生成功能仿真网表选择仿真设置工具选择进行功能仿真还是时序仿真开始仿真4
设置信号周期
设置信号相位
设置信号 占空比
选择生成功能 仿真网表
选择仿真 设置工具
选择进行功能仿 真还是时序仿真
开始仿真
4.2.3 功能仿真
开始仿真
4.2.3 功能仿真
引脚分配
引脚分配
选择pin标 签
选择对应的 FPGA引脚
选择对应的输 入输出引脚
quaruts 时序约束

quaruts 时序约束

quaruts 时序约束English Answer:Quarts Timing Constraints.Quartus Prime timing constraints drive the Quartus Prime timing analyzer engine to achieve fast and accurate timing analysis results. Timing constraints specify the timing relationships and requirements between different parts of the design. These constraints can be applied to clocks, registers, I/O ports, and other design components.Quartus Prime supports two main types of timing constraints:Static timing constraints (STCs) specify absolute timing relationships between two points in the design. For example, you can use STCs to specify the maximum or minimum time between a clock edge and a register setup time.Dynamic timing constraints (DTCs) specify timing relationships between two points in the design that may change over time. For example, you can use DTCs to specify the maximum or minimum time between a clock edge and a register setup time when the clock frequency is changing.Quartus Prime Timing Constraints Syntax.The syntax for timing constraints in Quartus Prime isas follows:<constraint_type> <constraint_name> <constraint_value>。