数字逻辑设计第八章(第2部分)-PPT文档资料

Ring counter
N flip-flops: N states
Shift register counter
Many invalid state circles: Not robust !
Shift register counter
Self-correcting or starting
Q0* Q2Q1Q0
Periodic sequence generator
Chapter 8 Sequential logic design practices
Shift register
Shift register Shifting the stored data to the next flip-flop
Applications: Delay line
8-bit Register 输出使能
OE
74x374（三态输出） P692图8-10
74x374 （输出使能）
74x273 （异步清零）
CLK
74x377 （置数使能）
74x374 输出使能 8位触发器
74x373 输出使能 8位锁存器
Chapter 8 Sequential logic design practices
MSI Counters CLR_L LD_L ENP ENT OPERATION
0 0 1 0 load 1 1 0 Q 1 1 0 Q 1 1 1 1 Q+1 Input port ENP: enable for state change ENT: enable for state and RCO
LD_L ENP_L ENT_L UP/DOWN OPERATION
0

1. 加法器：74283
2. M，Q，A：寄存器 型号 74194 位数：4
3. C：D 触发器
4. CNT：计数器 型号 74163 功能：清0，计数
功能：
3.ASM 图 控制信号 S1：启动信号 S2：寄存器 Q 的 Q0 位 S3：计数器的溢出信号
4. 控制器
CLR、ADD 和 SHIFT 作 为对处理器发出的命令
当乘数的第 i 位为 0 时，第 i 位的部分积为被乘数左移 i–1 位。
【例1】
【例 1】 的M：被乘数寄存器 Q：乘数寄存器 A：累加器 C：进位寄存器 CNT：计数器
CAQ串联得到 2 r +1位的右移 位寄存器
算法：被乘数不动，部 分积之和向右移动。
5. 处理器的实现的实现（以4×4为例） 操作表
寄存器 M 控制用手动开关，寄存器 Q 的 M1 控制用手动开关
操作函数 从处理器操作表得： 寄存器A：M1=ADD + CLR；M0=ADD + CLR + SHIFT
与门G2：B1= CLR 与门G1：B0 = ADD 寄存器Q：M0 = SHIFT 计数器 CNT：CR = CLR；SH = SHIFT
8.4.1 简单计算机构成 1. 功能：(1)加法运算，(2)数据存取，(3)手动输入程序 2. 存储器：存储容量 268RAM；地址 6位；数据线 8位 3. CPU：4条指令：存数、加法、取数、条件转移。
4、计算机逻辑图
说明：(1)当k=1时，运行程序； (2)当k=0时，手动输入程序和数据到RAM中。 (3)当reset 端输入一个负脉冲时，程序开始运行。
8.4.2 CPU设计
1、基本设想： (1).IR为指令寄存器

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26、我们像鹰一样，生来就是自由的 ，但是 为了生 存，我 们不得 不为自 己编织 一个笼 子，然 后把自 己时 间再长 ，也还 是没有 制约力 的。— —爱·科 克
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28、好法律是由坏风俗创造出来的。 ——马 克罗维 乌斯
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29、在一切能够接受法律支配的人类 的状态 中，哪 里没有 法律， 那里就 没有自 由。— —洛克
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30、风俗可以造就法律，也可以废除 法律。 ——塞·约翰逊
数字逻辑设计..
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71、既然我已经踏上这条道路，那么，任何东西都不应妨碍我沿着这条路走下去。——康德 72、家庭成为快乐的种子在外也不致成为障碍物但在旅行之际却是夜间的伴侣。——西塞罗 73、坚持意志伟大的事业需要始终不渝的精神。——伏尔泰 74、路漫漫其修道远，吾将上下而求索。——屈原 75、内外相应，言行相称。——韩非

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(1)Verilog的开关级描述方式
能够使用内置开关级原语对设计完整建模； 开关级基本结构模型：内置pmos、nmos等。
(2)Verilog的门级描述方式 能够使用内置门级原语对设计完整建模； 门级基本结构模型：内置and、or、nand等。
(3)Verilog的数据流级描述方式 能够使用内置数据流级原语assign和位运算符 对设计完整建模； 位运算符有：&、︳、~、 ˆ、~ˆ等。
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’b1000 >= ’b01110 //等同于’b01000 >= ’b01110，结果 为假（值为0）
4’sb1011 <= 8’sh1A //等同于8’sb11111011 <= 8’sb00011010，结果为真（值为1）
若表达式中有一个操作数是无符号数，则该表达式的 其余操作数都被当作无符号数处理。 (4’sd9 * 4’d2) < 4 //等同于18 < 4，结果为假（值为0）
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3、数据类型及变量
数据类型与基本逻辑单元建库有关，由半导体厂 家和EDA工具厂家共同提供。
Verilog HDL有两大类数据类型
1)线网类型 nets type表示Verilog结构化元件间的物理连线。它的 值由驱动元件的值决定，例如：连续赋值或门的输出。 如果没有驱动元件连接到线网，线网的缺省值为Z(高阻)。
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三、等价操作符
Verilog HDL支持4种等价操作符：逻辑相等（= =）、 逻辑不等（!=）、全等（= = =）、非全等（! = =）。
等价操作符对两个操作数逐位进行比较，对于逻辑相等 （= =）和逻辑不等（!=）的比较结果是真（值为1）或 假（值为0），若操作数中有一位为x或z，则结果为x。