硬件描述语言第三讲 硬件描述语言概述

2,in3,sel);
if(sel==2'b00) out=in0; else if(sel==2'b01) out=in1;
output out;
else if(sel==2'b10) out=in2;
input in0,in1,in2,in3;
else if(sel==2'b11) out=in3; else
2'b00: out=in0;
2'b01: out=in1;
sel(1) sel(0)
out
2'b10: out=in2;
0
0
in0
2'b11: out=in3; default: out=x; endcase endmodule
0
1
in1
1
0
in2
1
1
in3
wire [7:0] bus;
//8位矢量网表 bus
模块的定义只是说明该模块的功能与接口， 它只提供了一个模板，它要在电路中获得 实际应用与实现需要被调用（实例化）。
进制符号：b或B（二进制），d或D（十进制），h或H（十六进 制），o或O（八进制）
659
// A signed decimal number
'h 837FF // is a hexadecimal number
'b101
//is a 3-bit binary number
'o7460
// is an octal number
^~ 0 1 x z 010xx 101xx xxxxx z x x xx
行为级描述
MUX的行为可以描述为：只要信号a或b或s发生变化，如果s为0则选 择a输出；否则选择b输出。

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architecture
inhabit_arch of inhibit is 一结构体定义 begin z<='1' when x='1' and y='0' else '0'; end;
下面请看演示

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5.1 VHDL概述

(2)VHDL的并发性 计算机软件程序一般按书写的顺序依次执行， 而VHDL却具有并发性。VHDL的并发性体现在 两个方面，首先在使用VHDL进行数字电路设计 时存在并发性，即VHDL支持设计分解，可使被 分解的各个子部分的设计并行完成。一个模型 的设计主要由3部分组成：元件库部分—USE说 明区：实体部分—确立模型与环境的接口；结 构体部分—描述元件的行为或功能，为模型生 成测试向量，并捕获模型输出信号状态以供分 上一页 下一页 返回 析。
5.2 VHDL的程序结构
【例5-2】一个与门电路的VHDL程序 library ieee; use ieee.std_logic_1164.all; 一 打开需要用到的库 entity inhibit is 一实体(端口)说明 port( x,y:in std_logic; z:out std_logic); end inhibit;
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5.1 VHDL概述
VHDL是为数字电路的建模和模拟
(simulation)而制定的，是一种面向模拟、 针对硬件的语言。它的语法中有许多方面 均考虑到模拟与硬件的因素，包括VHDL的 硬件相关结构、并发特征和混合级描述以 及混合级模拟。
5.1 VHDL概述
（1）VHDL中的硬件相关结构 VHDL具有许多与数字电路结构直接相关的 概念，其中最主要的是元件(component)， 它是数字硬件结构—"黑盒"或"模块"的抽 象。VHDL中的元件由实体和结构体两部分 共同描述完成。

4选1数据选择器实例之一
数的表示方法
整型常量
decimal, hexadecimal, octal or binary format. 两种表达方法
简单的十进制数. 10,9,156. <位宽（可选）> <'进制><0-9 and a to f（hexadecimal）>
attention!
下面是MUX的结构级描述，采用Verilog基本单元(门)描述。描 述中含有传输延时。
module mux21(out, a, b, sl); input a, b, sl; output out;
not u1 (nsl, sl ); and #1 u2 (sela, a, nsl); and #1 u3 (selb, b, sl); or #2 u4 (out, sela, selb); endmodule
七段数码管译码器及仿真研究
Decoder0
D3
D2
IN[3..0] OUT[15..0]
WideOr10
D1
g
D0
DECODER
WideOr8 f
WideOr6 e
WideOr4 d
b~0 b
a~0 a
c
q1~reg0
q2~reg0
PRE
PRE
d
D
Q
D
Q
q2
clk
ENA
ENA
CLR
第九章 硬件描述语言简介
Verilog HDL
HDL的含义
Hardware Description Language
Verilog HDL与其他HDL比较
Verilog HDL —“告诉我你想要电路做什么，我给你提供能 实现这个功能的硬件电路”

endmodule
注意： 各assign语句之间是并行执行 的，即各语句的执行与语句之 间的顺序无关。 如上，当A有变化时，S1、 T2将同时变化，S1的变化又会 造成Sum和T1的同时变化。
2.Verilog HDL建模概述
2.7 三种建模方式
行为描述方式
采用对信号行为级的描述（不是结构级的描述）的方法来
2.Verilog HDL建模概述
2.7 三种建模方式
结构化描述方式例1：一位全加器
2.Verilog HDL建模概述
一 位 全 加 器 代 码
module FA_struct (A,B,Cin,Sum,Cout); input A; input B; input Cin; 1.两个异或门、两个与门、一个或门 output Sum; 2.S1、T1、T2是门与门之间的连线 output Cout; 3.纯结构的建模方式 wire S1, T1, T2; 4.Xor、and、or为Verilog内置的门器件
种抽象设计层次的数字系统建模。 可以对硬件的并发执行过程进行建模
1.Verilog HDL概述
1.2 Verilog的历史
1983年由Gateway Design Automation公司(后被Cadence
收购)首创 1990年，Cadence公司成立OVI(Open Verilog International)组织来推广Verilog HDL 1995年，IEEE制定了Verilog HDL标准，即IEEE Std 1364 – 1995（Verilog-1995） 2001年，IEEE 1364-2001(Verilog-2001）获得通过
3. Verilog HDL基本语法 4. Verilog HDL的顺序执行与并发执行