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高速数字信号在PCB中的传输特性分析

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第24卷　第3期2009年6月 电　波　科　学　学　报CHINESEJOURNALOFRADIOSCIENCE Vol.24,No.3June,2009

联系人:刘学观E2mail:txdzlxg@suda.edu.cn

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文章编号　100520388(2009)0320498204

高速数字信号在PCB中的传输特性分析3

刘学观　江盼盼　郭辉萍　曹洪龙(苏州大学电子信息学院,江苏苏州215021)

摘　要　首先分析了PCB板走线损耗特性,建立分析模型并进行了数值仿真计算,

得到了一些有益的结论;然后对PCB走线串扰特性进行了研究,给出了相应的等效电路模型,分析了护卫接地技术中接地孔对串扰抑制的影响。分析结果表明,科学设计护卫接地可以有效地改善PCB走线所引起的串扰,为实现高速数字电路设计打下了基础。关键词　信号完整性;PCB设计;高速数字信号;串扰抑制;护卫接地技术中图分类号　TN911 文献标志码　A

Transmissioncharacteristicsofhigh2speeddigitalsignalinPCB

LIUXue2guan　JIANGPan2pan　GUOHui2ping　CAOHong2long(SchoolofElectronicandInformationEngineering,SoochowUniversity,

SuzhouJiangsu215021,China)

Abstract　Moreandmoreattentionshavebepaidtotheproblemsofsignalintegrityforhighspeedsignalsystemdesign.Basedontheanalysisoflosscharacteristicsofprintedcircuitboard(PCB)line,asuitableanalysismodelissetupandnumericalsimulationisalsogiven.ThenthecrosstalkofPCBtracesisdiscussed.Theprinci2pleandviaholetechnologyofguardgroundingarestudiedindetail.Thesimulationresultsshowthatcarefullydesignforguardgroundtraceingcanreducethecrosstalkeffectivelywhichprovideabasisfortherealizationofhighspeeddigitalcircuitsdesign.Keywords　signalintegrate;PCBdesign;highspeeddigitalsignal;crosstalkre2duction;guardgroundingtechnology

引　言随着数字信号基准频率的不断提高,高速数字信号在传输中带来越来越严重的信号完整性问题,其中有两个主要问题:一是由于PCB板上铜导线和介质材料的损耗随着频率的升高而显著加大,从而引起在其上传输的数字信号的失真,导致误码率增高;二是由于走线之间串扰随着频率的增加而明显加剧[1,2]。由于PCB走线的复杂性,目前没有统一的走线分析模型,本文将利用微波技术的基本知识,以端接过孔的有耗线为例,建立合适的PCB中走线分析模型,以此分析研究高速数字信号在PCB中的传输特性。对于串扰机理及其抑制技术,有许多学者已经做了大量工作[3～6],其中护卫接地技术是有效技术

之一,本文将从传输线基本理论出发,给出相应的等效电路模型,分析护卫线接地过孔串扰抑制的影响,

3收稿日期:20082052161 基金项目:苏州大学博士基金项目(Q4119803)第3期 刘学观等:高速数字信号在PCB中的传输特性分析通过电磁仿真技术来研究护卫线接地过孔对串扰的影响,仿真结果印证了谐振原理的正确性,为直观、简洁设计护卫接地提供了参考。1　PCB走线的传输线模型及损耗特性一般的PCB板通常以FR24材料为基材,其损耗主要由金属导带损耗和介质损耗两部分组成,根据电磁理论,金属损耗、介质损耗随频率的增加而显著增大,为了充分反映PCB走线所带来的影响,下面以带状线为例分析PCB走线的传输特性。 为了考虑实际终端过孔的影响,将走线两端的过孔等效为Π型电路,其中C1表示过孔第一部分的电容,L表示过孔的回路电感,C2表示过孔第二部分的电容,文献[1]给出了优化后的Π型等效电路的参数。PCB走线段等效为有损传输线,导体损耗、介质损耗引起的单位长总衰减为[7]α=αc+αd(1)式中,αc、αd分别是导体衰减常数和介质衰减常数。这样一段长为l的PCB走线就可以等效为如图1所示的传输线模型。图1　具有两端过孔的传输线等效电路模型 根据网络[A]参数级联公式[7],该模型总的[A]参数为[A]total=[A]h1[A]t[A]h2(2)式中,[A]h1、[A]h2分别为过孔等效Π型电路的[A]参数;[A]t为有损传输线的[A]参数。根据参数变换,我们可以得到该等效电路模型的[S]参数[S]=1a+b+c+da+b-c-d2(ad-bc)2b+d-a-c(3)式中,a、b、c、d为[A]total的归一化参数。从而可以得到其总的插入损耗(InsertionLoss)IL=S21=2a+b+c+d(4)通常,FR24材料的相对介电常数设为4.4,耗散因子为0.015,现分析特性阻抗为51.2Ω、长度为10cm的有损传输线的传输特性。根据上述分析,可以得到等效参数传输线插入损耗的计算结果如图2所示。从图2可见,插入损耗的幅值随频率的升高而下降,直到6GHz左右,衰减的斜率接近常数。通过仿真我们可以得出以下结论:由于金属材料、介质材料其衰减特性与频率有关,因此高速数字信号通过PCB走线时既会产生幅度畸变,又会产生

相位失真,特别对宽带数字信号有明显的影响,而且随着频率的增加,变得更加严重,必要时需采取如预失真等补偿措施;相对材料引起的失真而言,过孔所造成的影响很小。

2　PCB走线串扰及其抑制PCB板上走线之间的耦合会引起信号的串扰,

从电磁场的观点出发,这是因为在一根走线通以变化的信号,在其周围会产生电场和磁场,而处在该电磁场中的另一根走线就会耦合到信号,从而产生信号的串扰。随着信号频率的不断提高,这种串扰的影响显著增加。为了减少这种串扰,人们采用多种方法来抑制,其中护卫接地技术就是在两根信号线之间增加分段接地的护卫线,如图3所示。端口①②及③④分别为w1线宽为相互耦合的两根走线的四个端口。中间为线宽为w2的护卫接地线,其中黑点代表接地过孔。根据传输线理论[7],该模型可以用如图

4电路模型来等效。其中,C11、C22、L11、L22分别为信号走线的单位长自电容和自电感,C33、L33为护卫线

994电　波　科　学　学　报第24卷的单位长自电容和自电感,C12为信号走线间的单位长互电容,C13、C23为信号走线与护卫线间的单位长互电容。由等效电路发现,由于护卫线的存在,使两信号走线之间的耦合变得复杂。而护卫线的两接地间线段可以看作两端短路的谐振电路,当信号频率远离该谐振频率时,其等效阻抗很小,从而起到抑制串扰的作用,但当信号频率处于该结构的谐振频率附近时,电磁能量储存在该结构附近,从而可能带来比没有护卫线时更加严重的串扰。因此科学设计护卫接地过孔位置,对串扰的抑制有很大的影响。 为了验证上述分析,我们用电磁仿真软件进行了串扰分析,分别对无护卫接地线、4个接地过孔的接地护卫线以及8个接地过孔的接地护卫线进行了仿真,仿真结果如图5所示。其中,各参数是信号线宽度w1=1.75mm,护卫线宽度w2=1mm,介质相对介电常数εr=4.4,信号线长度50mm,介质板厚度d=0.9mm,敷铜厚度t=0.02mm。图5　接地护卫线对串扰影响的仿真从仿真结果可以看出,任意添加护卫接地线未必能抑制信号的串扰,有时反而会加剧串扰,增加接地过孔数目可以有效抑制串扰。这与用等效电路的解释完全一致。

3　结　论本文分别研究了PCB走线的传输特性以及利用护卫接地线抑制串扰,根据上述研究我们可以得到以下结论:①由于金属材料、介质材料其衰减特性与频率有关,因此高速数字信号通过PCB走线时既会产生幅度畸变,又会产生相位失真,特别对宽带数字信号有明显的影响,而且随着频率的增加,变得更加严重,必要时需采取如预失真等补偿措施;相对材料引起的失真而言,过孔所造成的影响很小;②接地护卫线段可以等效为谐振电路,有时反而会加剧信号的串扰,因此必须科学设计接地过孔数目以达到有效抑制串扰的目的。至于采用何种补偿措施减小PCB传输走线的失真以及如何正确快速估计接地过孔数目以避免串扰的加剧是下一步值得研究的课题。

参考文献[1]　BOGATINE.信号完整性分析(SignalIntegrity:Sim2plified)[M].李玉山,译.北京:电子工业出版社,2005.[2]　郭辉萍,刘学观1电磁场与电磁波[M].2版1西安:西安电子科技大学出版社,2007.

[3]　SUNTIVESA,KHAJOOEIZADEHA,etal.UsingviafencesforcrosstalkreductioninPCBcircuits[C]∥IEEEInternationalSymposiumonElectromagnetic

Compatibility,EMC2006,2006:34237.[4]　LEEKH,LEEHB,etal.Serpentineguardtracetoreducefar2endcrosstalkandeven2oddmodevelocitymismatchofmicrostriplinesbymorethan40%[C]∥2007ElectronicComponentsandTechnologyConfer2ence,2007:329232.[5]　LILi2ping,LIYu2shan,etal.Investigationofintercon2nectlossduetocouplingbetweentwoparallelmicros2triplinesinhigh2speeddesign[J].MicrowaveandOp2ticalTechnologyLetters,2008,50(1):1972202.[6]　ARCHAMBEAULTBR.PCBdesignforreal2worldEMIcontrol[M].Kluweracacdemicpublishers,2002.[7]　刘学观,郭辉萍.微波技术与天线[M].2版1西安:西安电子科技大学出版社,2006.

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高频基板发展(dk df)

高频基板发展(dk df)

高频基板材料之最新发展1、前言随着信息科学技术的飞速发展，具有高速信息处理功能之各种电子消费产品已成为人民日常生活中不可缺少的一部分，从而加快了无线通讯和宽频应用工业技术由传统的军用领域向民用的消费电子领域转移之速度，由于消费电子市场需求强劲，且不断提出更高的技术要求，如信息传递高速化、完整性及产品多功能化和微型化等，从而促进了高频应用技术之不断发展。

特别是覆铜箔基板材料技术，传统FR-4之DK和Df相对较高，即使通过改善线路设计也无法完全满足高频下的信号高速传递且信号完整之应用需求，因为高DK会使信号传递速率变慢，高Df会使信号部分转化为热能损耗在基板材料中，因而降低DK/Df已成为基板业者之追逐热点，各种降低DK/Df之新技术和新型基板产品也不断地涌现出来，同时不断地被PCB业者和终端厂商所接收和否定（某些应用领域的否定）。

以下就本人对业界高频基板材料技术之发展的理解作一简单的介绍，同时就我司的新型高频基板材料作简要之介绍与讨论。

2、介电常数（DK）和损耗因子（Df）2.1定义介电常数（ε，εr，DK，以下均用DK表示）的定义方式繁多，但常见定义为：含有电介质的电容器的电容C与相应真空电子容器的电容之比为该电介质的介电常数。

（电介质的电容电荷示意图如下图1）从介电常数的定义可知，如果电介质的极化程度越高，则其电荷Ｑ值越高，即DK越高，说明DK是衡量电介质极化程度的宏观物理量，表征电介质贮存电能能力的大小，从而也表征了阻碍信号传输能力的大小。

损耗因子（tanδ，Df，也叫介质损耗因素，介质损耗角正切，以下均用Df 表示）一般可定义为：绝缘材料或电介质在交变电场中，由于介质电导和介质极化的滞后效应，使电介质内流过的电流相量和电压相量之间产生一定的相位差，即形成一定的相角，此相角的正切值即损耗因子Df，由介质电导和介质极化的滞后效应引起的能量损耗叫做介质损耗，也就是说，Df越高，介质电导和介质极化滞后效应越明显，电能损耗或信号损失越多，是电介质损耗电能能力的表征物理量，也是绝缘材料损失信号能力的表征物理量。

pcb阻抗板‘特性阻抗;基础知识

pcb阻抗板‘特性阻抗;基础知识


4.2.2.2 T1/B1 分别相连的测试线长一般为 100mm，线宽与板内生产板内阻抗线宽度一致，且线面盖阻焊 油墨；
d 4.2.2.3 T1-T2/T2-B2/B2-B1/B1-T1 的两个相邻孔中心距一般为 2.54mm; e 4.2.2.4 其中，T1 仅与 TOP 层阻抗测试线相连，T2 仅与 TOP 面第 2 层内层相连；B1 仅与 BOT 层阻抗测 r 试线相连，B2 仅与 BOT 层第 2 层相连。 te 阻抗条的设计图例：
深圳顺易捷科技有限公司
Shenzhen ShunYiJie Technology Co., Ltd.
5.3 CPU 载板的 TDR 测试
d Hioki 公司 2001 年六月才在 JPCA 推出的“1109 Hi Tester”，为了对 1.7GHz 高速传输 FC/PGA 载板在 Z0 方
面的正确量测起见，已不再使用飞针式（Flying probe）快速移动的触测，也放弃了 SMA 探棒式的 TDR 手动
3.3 但当上述微带线中 Z0 的四种变数（w、t、h、 r）有任一项发生异常，例如图中的讯号线出现缺口
e 时，将使得原来的 Z0 突然上升（见上述公式中之 Z0 与 W 成反比的事实），而无法继续维持应有的稳 UnRegister 定均匀（Continuous）时，则其讯号的能量必然会发生部分前进，而部分却反弹反射的缺失
4． 2 示意图说明：
4．2．1 阻抗线的位置
一般加在生产板 PNL 边上或在客户允许的前提下加在 SET 边上
4．2．2 阻抗线的规格说明
4．2．2．1 T1、T2/B1、B2 为四个 PTH 孔，一般为喷锡成形孔，成品孔径为 1.00mm 左右，RING（成品 焊环）要求为 0.16-0.20mm;
ad四层板100欧姆阻抗匹配规则设计

ad四层板100欧姆阻抗匹配规则设计

AD四层板100欧姆阻抗匹配规则设计一、阻抗匹配的重要性在高速数字信号传输中，阻抗匹配是至关重要的。

阻抗匹配能够减少信号反射和能量损失，提高信号的传输效率和质量。

如果信号源与传输线之间的阻抗不匹配，会导致信号波形畸变，影响信号的完整性。

在某些情况下，不匹配的阻抗甚至可能导致信号传输失败。

因此，为了确保信号的稳定传输，必须实现阻抗匹配。

二、100欧姆阻抗匹配的目标在高速数字电路中，100欧姆阻抗匹配是最常用的标准之一。

这个阻抗值能够确保信号的稳定传输，减小反射和干扰。

在设计过程中，应尽量使线路的电感和电容值接近100欧姆，以达到最佳的阻抗匹配效果。

三、AD四层板的层叠结构AD四层板是一种常见的印刷电路板（PCB）类型，其由四层导体和绝缘层组成。

其层叠结构对于实现100欧姆阻抗匹配至关重要。

通过合理配置电源和接地层、信号层的数量和位置，可以减小信号回路的电感和电容，从而提高阻抗匹配的效果。

四、微带线与带状线的选择在AD四层板设计中，微带线和带状线是两种常用的传输线类型。

微带线具有较低的辐射损耗和较高的特性阻抗，适用于高频信号传输。

带状线则具有较低的寄生电容和电感，适用于低频信号传输。

根据具体应用需求选择合适的传输线类型，可以提高阻抗匹配的效果。

五、线宽与间距的设计线宽和间距是影响线路阻抗的主要因素之一。

通过合理设计线宽和间距，可以调整线路的电感和电容值，从而实现最佳的阻抗匹配效果。

线宽越宽，间距越大，线路的电感和电容值越小，反之亦然。

在AD四层板设计中，应根据具体需求和参数进行线宽和间距的计算和选择。

六、层间耦合与串扰抑制在多层PCB中，层间耦合和串扰问题对阻抗匹配的影响不容忽视。

相邻层之间的信号线之间存在耦合电容和耦合电感，这会影响线路的阻抗值。

此外，当信号线之间的距离过近时，可能会产生串扰现象，影响信号的完整性。

为了减小层间耦合和串扰问题对阻抗匹配的影响，应合理设计层间布局和布线，保持适当的间距和采用噪声抑制措施。

SATA高速差分信号设计规则

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。

随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。

此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。

充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。

日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。

由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。

SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。

高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。

为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。

这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。

高速差分信号设计规则包括：1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收信号对，这些差分信号的走线长度差别应小于5mil。

使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。

差分信号线对应该在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走线，那么过孔两侧的走线长度必须保持一致。

2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高度的6至10倍(最好是10倍)。

3.为减少EMI，差分对的走线间距不要超过150mil。