巴克码识别器的设计与FPGA的实现(1)
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图四 ７位巴克码识别器仿真波形 其中“ＣＬＲＮ”是系统复位端口，低电平复位有效；“ＣＬＫ” 为数据时钟输入端口；“ＱＥ”为模拟的周期为 ３１ 位长的 ７ 位 巴克码输入端口；“ＯＵＴ”为 ７ 位巴克码识别器输出端口。仿 真结果表明：当出现 ７ 位巴克码组１１１００１０ 时，７位巴克码识
别器就输出一个同步脉冲，两个同步脉冲（相关峰）之间刚 好相距３１个时钟周期，端口输出数据完全正确。然后将综合 后生成的网表文件通过ＢｙｔｅＢｌａｓｔｅ下载电缆，以在线配置的 方式下载到 ＥＰＦ１０Ｋ１０ＬＣ８４－４器件中，从而完成了器件的编 程。上电后，在输入端加入待编码信息，用数字存储示波器 测试巴克码识别器的输出，实测结果完全正确，达到了设计 要求。 ５ 结束语
本文探讨用ＦＰＧＡ（现场可编程门阵列）设计巴克码识别 器。 １ 巴克码
巴克码是一种有限长的非周期序列。其定义如下：一个 ｎ 位长的码组｛ｘ１，ｘ２，ｘ３，…，ｘｎ｝，其中ｘｉ的取值为 ＋１或－１， 若它的局部相关函数Ｒ（ｊ）满足下式：
★基金项目：陕西省教育厅科研基金项目（０１ＪＫ１２１）
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ＦＰＧＡ
科技广场 ２００６．４
巴克码识别器的设计与 ＦＰＧＡ 的实现
Ｄｅｓｉｇｎ ｏｆ Ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ Ｂａｒｋｅｒ Ｃｏｄｅ ａｎｄ Ｉｍｐｌｅｍｅｎｔ ｗｉｔｈ ＦＰＧＡ
龙光利 Ｌｏｎｇ Ｇｕａｎｇｌｉ （陕西理工学院电信工程系，汉中 ７２３００３） （Ｄｅｐｔ．ｏｆ Ｅ．Ｉ．ｏｆ Ｓｈａｎｘｉ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｎｏｌｏｇｙ， Ｈａｎｚｈｏｎｇ
ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ａ ｐｒｏｄｕｃｅｒ ｏｆ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ ｔｏｏ，ｉｔｓ ｐｅｒｉｏｄ ｉｓ ｔｈｉｒｔｙ－ｏｎｅ．Ａｆｔｅｒ ｅｄｉｔｉｎｇ，ｃｏｍｐｉｌｉｎｇ ａｎｄ
ｓｉｍｕｌａｔｏｒ ｗａｖｅｆｏｒｍ，ｉｔ ｍａｙ ｂｅ ｄｏｗｎ－ｌｏａｄｅｄ ｔｏ ｔｈｅ ＦＰＧＡ ｏｆ ＥＰＦ１０Ｋ１０ＬＣ８４－４，ｔｈｅ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｉｔ ａｃｈｉｅｖｅｓ ｔｈｅ
计 与
码在某一时刻正好全部进入 ７ 位寄存器时，７ 个移位寄存器
输出端都输出＋１，相加后的最大值输出为＋７，其余情况相加
的
以７位巴克码组｛＋＋＋－－＋－｝为例，其局部自相关函数为： 结果均小于＋７。对于数字信息序列，几乎不可能出现与巴克
实
码组相同的信息。故识别器的相加输出也只能小于＋７。若判
现
决器的判决门限电平定为 ＋６（或 ＋７），那么就在 ７ 位巴克码
以上结果表明：利用ＦＰＧＡ 器件，可方便地设计出巴克码 识别器。文中只讨论了 ７ 位巴克码识别器的设计，使用类似 的方法，可设计其它巴克码识别器和ＰＣＭ３０／３２ 路（一次群） 电话基群帧同步码（００１１０１１）检测电路。
参考文献 ［１］阎石．数字电子技术基础（． 第四版）［Ｍ］．北京： 高等
教育出版社，１９９９． ［２］赵曙光，郭万有，杨颂华．可编程逻辑器件原理、开
并出移位寄存器 ７４１６４ 实现。由于 ７位巴克码对应的二进制
序列为固定序列 １１１００１０，因此，相加器和判决器可用设置
参考序列进行相关求和运算代替，从ＭＡＸ＋ＰＬＵＳ２器件库中调
图二 ７位巴克码识别器
用 ７ 个同或门“ＸＮＯＲ”和 ８ 位与门“ＡＮＤ８”（只用 ７ 位）实现。 同或门“ＸＮＯＲ”一端输入对应 ７ 级移位寄存器的输出，另一
中与“Ｖ”（ＶＣＣ）相连的线处于高电平，为“１”；与“Ｇ１”（ＧＮＤ） 相连的线处于低电平，为“０”。电路引脚为：ＣＬＫ 为数据时 钟输入端口，ＣＬＲＮ 为系统复位端口，Ｑ克码输入端口，ＯＵＴ为７位巴克码识别器输出端
口。
７级移位寄存器从ＭＡＸ＋ＰＬＵＳ２器件库中调用一个８位串入
置数据，从而令其完成不同的硬件功能。这种配置的改变甚
图一 ７位巴克码自相关函数Ｒ（ｊ）与ｊ的关系 ２ ７ 位巴克码识别器
为了设计 ７ 位巴克码识别器，用 ７ 级移位寄存器、相加 器和判决器就可以组成一个巴克码识别器，如图二所示。
至可以在系统的运行中进行，因而具有较大的灵活性。 利用ＦＰＧＡ设计的７位巴克码识别器电路如图三所示。其
则称这种码组为巴克码，其中 ｊ 表示错开的位数。目前
７级移位寄存器的１、０按照１１１００１０的顺序接到相加器，
已找到的所有巴克码组如表一所示。其中的 ＋、－ 号表示 ｘｉ 的取值为 ＋１、－１，分别对应二进制码的“１”或“０”。
表一 巴克码组
接法与巴克码的规律一致。当输入码元加到移位寄存器时， 巴
克
发与应用［Ｍ］．西安：西安电子科技大学出版社，２００１． ［３］樊昌信，张甫翊，徐炳祥等．通信原理．（第五版）［Ｍ］．
北京：国防工业出版社，２００２． ［４］王梦，李明，严来金．一种高速 ＲＳ 译码器的 ＦＰＧＡ 实
现［Ｊ］．电子技术应用，２００５，３１（１）：７５－７７． ［５］蒋勇，罗玉平．基于ＦＰＧＡ的并行可变长解码器的实现
连贯式插入法，又称集中插入法。它是指在每一信息群 的开头集中插入作为群同步码组的特殊码组，该码组在信息 码中很少出现，其基本要求是：具有尖锐单峰特性的自相关
函数，便于与信息码区别，码长适当、以保证传输效率。满 足此要求的特殊码组有：全 ０ 码、全 １ 码、１ 与 ０ 交替码、巴 克码、电话基群帧同步码００１１０１１。目前常用的群同步码组 是巴克码。
如果图中某移位寄存器进入的是 １ 码，该移位寄存器的 １端
码
输出为 ＋１，０ 端输出为 －１。反之当某移位寄存器进入的是 ０
识 别
码，该移位寄存器的 １ 端输出为 －１，０ 端输出为 ＋１。实际上
器
的
巴克码识别器是对输入的巴克码进行相关运算，当一帧信号
设
到来时，首先进入识别器的是群同步码组，只有当 ７位巴克
预期的设计要求。
关键词： 群同步； 巴克码识别器； 现场可编程门阵列
中图分类号：ＴＮ７０２
文献标识码：Ａ
文章编号：１６７１－４７９２－（２００６）４－００９０－０３
Ａｂｓｔｒａｃｔ： Ｔｈｉｓ ｐａｐｅｒ ｅｌａｂｏｒａｔｅｓ ｔｈｅ ｄｅｆｉｎｉｔｉｏｎ ｏｆ Ｂａｒｋｅｒ ｃｏｄｅｓ ａｎｄ ｃｏｎｓｉｓｔ ｆｒａｍｅ ｏｆ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－
Ｂａｒｋｅｒ ｃｏｄｅ，ｐｒｏｖｉｄｅｓ ａ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ｏｆ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ，ｗｈｉｃｈ ｕｔｉｌｉｚｅｄ ｔｈｅ ｌｏｇｉｃ－ｕｎｉｔ ｏｆ
ＦＰＧＡ ｏｎ ｔｈｅ ＥＤＡ ｓｏｆｔｗａｒｅ ｐｌａｔｆｏｒｍ ｏｆ ＭＡＸ＋ＰＬＵＳ２，ｉｎ ｏｒｄｅｒ ｔｏ ｔｅｓｔ ｔｈｅ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ，ｔｈｉｓ
［Ｊ］．电子技术应用，２００５，３１（９）：６３－６５． ［６］王剑，赵海燕．基于ＣＰＬＤ的控制器冗余切换和通信容
错的研究［Ｊ］．微型机与应用，２００５，２４（７）：２７－２９．
作者简介 龙光利（１９６８ — ），男，陕西南郑县人，陕西理工学院
副教授，主要研究方向： 数字通信和电子技术应用。
１１２
ｅｘｐｅｃｔｅｄ ｃｒｉｔｅｒｉａ ｏｆ ｄｅｓｉｇｎ．
Ｋｅｙｗｏｒｄｓ： Ｂｅｖｙ＿ｓｙｎｃｈｒｏｎｉｓｍ； Ｉｄｅｎｔｉｆｉｅｒ Ｗｉｔｈ Ｂａｒｋｅｒ Ｃｏｄｅ； Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
０ 引言 数字通信时，一般总是以若干个码元组成一个字，若干
个字组成一个句，即组成一个个的“群”进行传输。群同步 的任务就是在位同步的基础上识别出这些数字信息群（字、 句、帧）“开头”和“结尾”的时刻，使接收设备的群定时 与接收到的信号中的群定时处于同步状态。实现群同步的常 用方法是插入特殊同步码组法，它又分为连贯式插入法和间 隔式插入法。其中连贯式插入法具有建立同步时间快，因而 在实际中应用广泛。
（即可编程逻辑块 ＣＬＢ，输入 ／ 输出模块 ＩＯＢ 和互连资源 ＩＲ）
和一个用于存放编程数据的ＳＲＡＭ组成。它可利用ＥＤＡ技术中
的ＭＡＸ＋ＰＬＵＳ２作为开发工具，将设计的电路图或硬件描述语
言编写的程序综合成网表文件写入其中，制成 ＡＳＩＣ 芯片。
ＦＰＧＡ的突出优点是可反复编程，系统上电时可加载不同的配
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科技广场 ２００６．４
端输入对应 ７ 位巴克码的二进制序列 １１１００１０，７ 个同或门 “ＸＮＯＲ”的输出连接到 ８ 位与门“ＡＮＤ８”的输入端口。
图三 利用 ＦＰＧＡ设计的７位巴克码识别器电路 为了便于对设计的 ７ 位巴克码识别器进行检测，电路中 设计了一个周期为 ３１位长的模拟７ 位巴克码产生器。该７位 巴克码产生器是从ＭＡＸ＋ＰＬＵＳ２器件库中调用了一个８位串入 并出移位寄存器 ７４１６４（只用５ 位）和一个同或门“ＸＮＯＲ”实 现。该巴克码产生器仅为实验测试而设置，在实际通信中可 不用。 ４ 实验结果 利用ＭＡＸ＋ＰＬＵＳ２开发工具对所设计的７位巴克码识别器 进行编译和仿真，仿真波形如图四所示。
７２３００３）
摘 要： 阐述了巴克码组的定义和 ７ 位巴克码识别器的组成框图。在 ＭＡＸ＋ＰＬＵＳ２ 软件平台上，给出了利用现场可编程门
阵列器件设计 ７位巴克码识别器电路，为了便于对设计的７位巴克码识别器进行检测，该电路还设计了一个周期为３１位长的
模拟 ７ 位巴克码产生器，并进行了编译和波形仿真。综合后下载到可编程器件 ＥＰＦ１０Ｋ１０ＬＣ８４－４ 中，测试结果表明，达到了
的最后一位进入识别器时，识别器输出一个同步脉冲表示一
７ 位巴克码自相关函数 Ｒ（ｊ）与ｊ 的关系如图一所示，由 图可看出，自相关函数在 ｊ＝０ 时具有尖锐的单峰特性。
群的开头。 ３ 基于 ＦＰＧＡ 实现的 ７ 位巴克码识别器
ＦＰＧＡ 是现场可编程门阵列的简称，它是２０世纪８０年代
别器就输出一个同步脉冲，两个同步脉冲（相关峰）之间刚 好相距３１个时钟周期，端口输出数据完全正确。然后将综合 后生成的网表文件通过ＢｙｔｅＢｌａｓｔｅ下载电缆，以在线配置的 方式下载到 ＥＰＦ１０Ｋ１０ＬＣ８４－４器件中，从而完成了器件的编 程。上电后，在输入端加入待编码信息，用数字存储示波器 测试巴克码识别器的输出，实测结果完全正确，达到了设计 要求。 ５ 结束语
本文探讨用ＦＰＧＡ（现场可编程门阵列）设计巴克码识别 器。 １ 巴克码
巴克码是一种有限长的非周期序列。其定义如下：一个 ｎ 位长的码组｛ｘ１，ｘ２，ｘ３，…，ｘｎ｝，其中ｘｉ的取值为 ＋１或－１， 若它的局部相关函数Ｒ（ｊ）满足下式：
★基金项目：陕西省教育厅科研基金项目（０１ＪＫ１２１）
１１０
ＦＰＧＡ
科技广场 ２００６．４
巴克码识别器的设计与 ＦＰＧＡ 的实现
Ｄｅｓｉｇｎ ｏｆ Ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ Ｂａｒｋｅｒ Ｃｏｄｅ ａｎｄ Ｉｍｐｌｅｍｅｎｔ ｗｉｔｈ ＦＰＧＡ
龙光利 Ｌｏｎｇ Ｇｕａｎｇｌｉ （陕西理工学院电信工程系，汉中 ７２３００３） （Ｄｅｐｔ．ｏｆ Ｅ．Ｉ．ｏｆ Ｓｈａｎｘｉ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｎｏｌｏｇｙ， Ｈａｎｚｈｏｎｇ
ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ａ ｐｒｏｄｕｃｅｒ ｏｆ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ ｔｏｏ，ｉｔｓ ｐｅｒｉｏｄ ｉｓ ｔｈｉｒｔｙ－ｏｎｅ．Ａｆｔｅｒ ｅｄｉｔｉｎｇ，ｃｏｍｐｉｌｉｎｇ ａｎｄ
ｓｉｍｕｌａｔｏｒ ｗａｖｅｆｏｒｍ，ｉｔ ｍａｙ ｂｅ ｄｏｗｎ－ｌｏａｄｅｄ ｔｏ ｔｈｅ ＦＰＧＡ ｏｆ ＥＰＦ１０Ｋ１０ＬＣ８４－４，ｔｈｅ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｉｔ ａｃｈｉｅｖｅｓ ｔｈｅ
计 与
码在某一时刻正好全部进入 ７ 位寄存器时，７ 个移位寄存器
输出端都输出＋１，相加后的最大值输出为＋７，其余情况相加
的
以７位巴克码组｛＋＋＋－－＋－｝为例，其局部自相关函数为： 结果均小于＋７。对于数字信息序列，几乎不可能出现与巴克
实
码组相同的信息。故识别器的相加输出也只能小于＋７。若判
现
决器的判决门限电平定为 ＋６（或 ＋７），那么就在 ７ 位巴克码
以上结果表明：利用ＦＰＧＡ 器件，可方便地设计出巴克码 识别器。文中只讨论了 ７ 位巴克码识别器的设计，使用类似 的方法，可设计其它巴克码识别器和ＰＣＭ３０／３２ 路（一次群） 电话基群帧同步码（００１１０１１）检测电路。
参考文献 ［１］阎石．数字电子技术基础（． 第四版）［Ｍ］．北京： 高等
教育出版社，１９９９． ［２］赵曙光，郭万有，杨颂华．可编程逻辑器件原理、开
并出移位寄存器 ７４１６４ 实现。由于 ７位巴克码对应的二进制
序列为固定序列 １１１００１０，因此，相加器和判决器可用设置
参考序列进行相关求和运算代替，从ＭＡＸ＋ＰＬＵＳ２器件库中调
图二 ７位巴克码识别器
用 ７ 个同或门“ＸＮＯＲ”和 ８ 位与门“ＡＮＤ８”（只用 ７ 位）实现。 同或门“ＸＮＯＲ”一端输入对应 ７ 级移位寄存器的输出，另一
中与“Ｖ”（ＶＣＣ）相连的线处于高电平，为“１”；与“Ｇ１”（ＧＮＤ） 相连的线处于低电平，为“０”。电路引脚为：ＣＬＫ 为数据时 钟输入端口，ＣＬＲＮ 为系统复位端口，Ｑ克码输入端口，ＯＵＴ为７位巴克码识别器输出端
口。
７级移位寄存器从ＭＡＸ＋ＰＬＵＳ２器件库中调用一个８位串入
置数据，从而令其完成不同的硬件功能。这种配置的改变甚
图一 ７位巴克码自相关函数Ｒ（ｊ）与ｊ的关系 ２ ７ 位巴克码识别器
为了设计 ７ 位巴克码识别器，用 ７ 级移位寄存器、相加 器和判决器就可以组成一个巴克码识别器，如图二所示。
至可以在系统的运行中进行，因而具有较大的灵活性。 利用ＦＰＧＡ设计的７位巴克码识别器电路如图三所示。其
则称这种码组为巴克码，其中 ｊ 表示错开的位数。目前
７级移位寄存器的１、０按照１１１００１０的顺序接到相加器，
已找到的所有巴克码组如表一所示。其中的 ＋、－ 号表示 ｘｉ 的取值为 ＋１、－１，分别对应二进制码的“１”或“０”。
表一 巴克码组
接法与巴克码的规律一致。当输入码元加到移位寄存器时， 巴
克
发与应用［Ｍ］．西安：西安电子科技大学出版社，２００１． ［３］樊昌信，张甫翊，徐炳祥等．通信原理．（第五版）［Ｍ］．
北京：国防工业出版社，２００２． ［４］王梦，李明，严来金．一种高速 ＲＳ 译码器的 ＦＰＧＡ 实
现［Ｊ］．电子技术应用，２００５，３１（１）：７５－７７． ［５］蒋勇，罗玉平．基于ＦＰＧＡ的并行可变长解码器的实现
连贯式插入法，又称集中插入法。它是指在每一信息群 的开头集中插入作为群同步码组的特殊码组，该码组在信息 码中很少出现，其基本要求是：具有尖锐单峰特性的自相关
函数，便于与信息码区别，码长适当、以保证传输效率。满 足此要求的特殊码组有：全 ０ 码、全 １ 码、１ 与 ０ 交替码、巴 克码、电话基群帧同步码００１１０１１。目前常用的群同步码组 是巴克码。
如果图中某移位寄存器进入的是 １ 码，该移位寄存器的 １端
码
输出为 ＋１，０ 端输出为 －１。反之当某移位寄存器进入的是 ０
识 别
码，该移位寄存器的 １ 端输出为 －１，０ 端输出为 ＋１。实际上
器
的
巴克码识别器是对输入的巴克码进行相关运算，当一帧信号
设
到来时，首先进入识别器的是群同步码组，只有当 ７位巴克
预期的设计要求。
关键词： 群同步； 巴克码识别器； 现场可编程门阵列
中图分类号：ＴＮ７０２
文献标识码：Ａ
文章编号：１６７１－４７９２－（２００６）４－００９０－０３
Ａｂｓｔｒａｃｔ： Ｔｈｉｓ ｐａｐｅｒ ｅｌａｂｏｒａｔｅｓ ｔｈｅ ｄｅｆｉｎｉｔｉｏｎ ｏｆ Ｂａｒｋｅｒ ｃｏｄｅｓ ａｎｄ ｃｏｎｓｉｓｔ ｆｒａｍｅ ｏｆ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－
Ｂａｒｋｅｒ ｃｏｄｅ，ｐｒｏｖｉｄｅｓ ａ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ｏｆ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ，ｗｈｉｃｈ ｕｔｉｌｉｚｅｄ ｔｈｅ ｌｏｇｉｃ－ｕｎｉｔ ｏｆ
ＦＰＧＡ ｏｎ ｔｈｅ ＥＤＡ ｓｏｆｔｗａｒｅ ｐｌａｔｆｏｒｍ ｏｆ ＭＡＸ＋ＰＬＵＳ２，ｉｎ ｏｒｄｅｒ ｔｏ ｔｅｓｔ ｔｈｅ ｉｄｅｎｔｉｆｉｅｒ ｗｉｔｈ ｓｅｖｅｎ－Ｂａｒｋｅｒ ｃｏｄｅ，ｔｈｉｓ
［Ｊ］．电子技术应用，２００５，３１（９）：６３－６５． ［６］王剑，赵海燕．基于ＣＰＬＤ的控制器冗余切换和通信容
错的研究［Ｊ］．微型机与应用，２００５，２４（７）：２７－２９．
作者简介 龙光利（１９６８ — ），男，陕西南郑县人，陕西理工学院
副教授，主要研究方向： 数字通信和电子技术应用。
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ｅｘｐｅｃｔｅｄ ｃｒｉｔｅｒｉａ ｏｆ ｄｅｓｉｇｎ．
Ｋｅｙｗｏｒｄｓ： Ｂｅｖｙ＿ｓｙｎｃｈｒｏｎｉｓｍ； Ｉｄｅｎｔｉｆｉｅｒ Ｗｉｔｈ Ｂａｒｋｅｒ Ｃｏｄｅ； Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
０ 引言 数字通信时，一般总是以若干个码元组成一个字，若干
个字组成一个句，即组成一个个的“群”进行传输。群同步 的任务就是在位同步的基础上识别出这些数字信息群（字、 句、帧）“开头”和“结尾”的时刻，使接收设备的群定时 与接收到的信号中的群定时处于同步状态。实现群同步的常 用方法是插入特殊同步码组法，它又分为连贯式插入法和间 隔式插入法。其中连贯式插入法具有建立同步时间快，因而 在实际中应用广泛。
（即可编程逻辑块 ＣＬＢ，输入 ／ 输出模块 ＩＯＢ 和互连资源 ＩＲ）
和一个用于存放编程数据的ＳＲＡＭ组成。它可利用ＥＤＡ技术中
的ＭＡＸ＋ＰＬＵＳ２作为开发工具，将设计的电路图或硬件描述语
言编写的程序综合成网表文件写入其中，制成 ＡＳＩＣ 芯片。
ＦＰＧＡ的突出优点是可反复编程，系统上电时可加载不同的配
１１１
科技广场 ２００６．４
端输入对应 ７ 位巴克码的二进制序列 １１１００１０，７ 个同或门 “ＸＮＯＲ”的输出连接到 ８ 位与门“ＡＮＤ８”的输入端口。
图三 利用 ＦＰＧＡ设计的７位巴克码识别器电路 为了便于对设计的 ７ 位巴克码识别器进行检测，电路中 设计了一个周期为 ３１位长的模拟７ 位巴克码产生器。该７位 巴克码产生器是从ＭＡＸ＋ＰＬＵＳ２器件库中调用了一个８位串入 并出移位寄存器 ７４１６４（只用５ 位）和一个同或门“ＸＮＯＲ”实 现。该巴克码产生器仅为实验测试而设置，在实际通信中可 不用。 ４ 实验结果 利用ＭＡＸ＋ＰＬＵＳ２开发工具对所设计的７位巴克码识别器 进行编译和仿真，仿真波形如图四所示。
７２３００３）
摘 要： 阐述了巴克码组的定义和 ７ 位巴克码识别器的组成框图。在 ＭＡＸ＋ＰＬＵＳ２ 软件平台上，给出了利用现场可编程门
阵列器件设计 ７位巴克码识别器电路，为了便于对设计的７位巴克码识别器进行检测，该电路还设计了一个周期为３１位长的
模拟 ７ 位巴克码产生器，并进行了编译和波形仿真。综合后下载到可编程器件 ＥＰＦ１０Ｋ１０ＬＣ８４－４ 中，测试结果表明，达到了
的最后一位进入识别器时，识别器输出一个同步脉冲表示一
７ 位巴克码自相关函数 Ｒ（ｊ）与ｊ 的关系如图一所示，由 图可看出，自相关函数在 ｊ＝０ 时具有尖锐的单峰特性。
群的开头。 ３ 基于 ＦＰＧＡ 实现的 ７ 位巴克码识别器
ＦＰＧＡ 是现场可编程门阵列的简称，它是２０世纪８０年代
