第一章
1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4
答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术
有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6
答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器
代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬
件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约
束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5
什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻
辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
EDA/SOPC技术实验讲义
陕西科技大学
电气与信息工程学院
目 录
4 第一章 EDA_VHDL实验/设计与电子设计竞赛
4 1-1、 应用QuartusII完成基本组合电路设计
5 1-2. 应用QuartusII完成基本时序电路的设计
6 1-3. 设计含异步清0和同步时钟使能的加法计数器
7 1-4. 7段数码显示译码器设计
8 1-5. 8位数码扫描显示电路设计
9 1-6. 数控分频器的设计
10 1-7. 32位并进/并出移位寄存器设计
10 1-8. 在QuartusII中用原理图输入法设计8位全加器
11 1-9. 在QuartusII中用原理图输入法设计较复杂数字系统
11 1-10. 用QuartusII设计正弦信号发生器
13 1-11. 8位16进制频率计设计
16 1-12. 序列检测器设计
16 1-13. VHDL状态机A/D采样控制电路实现
18 1-14. 数据采集电路和简易存储示波器设计
19 1-15. 比较器和D/A器件实现A/D转换功能的电路设计
20 1-16 移位相加硬件乘法器设计
24 1-17 采用流水线技术设计高速数字相关器
24 1-18 线性反馈移位寄存器设计
25 1-19 乐曲硬件演奏电路设计
28 1-20 乒乓球游戏电路设计
32 1-21 循环冗余校验(CRC)模块设计
33 1-22. FPGA步进电机细分驱动控制设计(电子设计竞赛赛题)
34 1-23. FPGA直流电机PWM控制实验
第1页（共3页） 班级 学号 姓名
密 封 线 内 不 得 答 题 一、单项选择题(30分)
1．以下描述错误的是 C
A．QuartusII是Altera提供的FPGA/CPLD集成开发环境
B．Altera是世界上最大的可编程逻辑器件供应商之一
C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品
D．QuartusII完全支持VHDL、Verilog的设计流程
2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B
A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII
3．以下器件中属于Xilinx 公司生产的是 C
A．ispLSI系列器件 B．MAX系列器件
C．XC9500系列器件 D．FLEX系列器件
4．以下关于信号和变量的描述中错误的是 B
A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线
B．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用
C．除了没有方向说明以外，信号与实体的端口概念是一致的
D．在进程中不能将变量列入敏感信号列表中
5．以下关于状态机的描述中正确的是 B
A．Moore型状态机其输出是当前状态和所有输入的函数
//Mealy型状态机其输出信号是当前状态和当前输入的函数
B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期
C．Mealy型状态机其输出是当前状态的函数
D．以上都不对
6．下列标识符中， B 是不合法的标识符。
A．PP0 B．ENDC．Not_Ack D．sig
第三章
3-5设计一个4选1多路选择器，当选择输入信号分别取“00”、“01”、“10”和“11”时，输出信号分别与一路输入信号相连。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MAX4_1 IS
PORT(A,B,C,D,S1,S2 : IN STD_LOGIC;
Y : OUT STD_LOGIC);
END ENTITY MAX4_1;
ARCHITECTURE HF1 OF MAX4_1 IS
SIGNAL SS : STD_LOGIC_VECTOR (0 TO 1);
BEGIN
SS<=S2&S1;
PROCESS(SS)
BEGIN
CASE SS IS
WHEN "00" => Y<=A;
WHEN "01" => Y<=B;
WHEN "10" => Y<=C;
WHEN "11" => Y<=D;
WHEN OTHERS => NULL;
END CASE;
END PROCESS;
END HF1;
3-6设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
设计思路：根据7人表决电路设计要求，7人中至少有4个通过才可以表决通过，故可以在程序中设置一个变量TEMP，使其在表决电路中遇1则加1，遇0则加0（设计中1表示通过，0表示不通过）。当TEMP>=4时，表示表决通过，当TEMP<4时表决不通过。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY VOTE7 IS
PORT (MEN:IN STD_LOGIC_VECTOR(6 DOWNTO 0);
OUTPUT: OUT BIT);
