EDA 第4章 VHDL设计提高

clk reset state_inputs
PROCESS REG
FSM: s_machine
current_state next_state
PROCESS COM
comb_outputs
图8-1 一般状态机结构框图
8.1 一般有限状态机设计
8.1.3 一般有限状态机的设计
3. 主控组合进程
4. 辅助进程
ELSE dataout <="ZZZZZZZZ" ;
END IF ;
END PROCESS;
END bhv;
6.2 双向和三态电路信号赋值例解
6.2.1 三态门设计
图6-8 8位3态控制门电路（Synplify综合）
6.2 双向和三态电路信号赋值例解
6.2.2 双向端口设计
【例6-10】
library ieee;
8.1 一般有限状态机设计
8.1.2 为什么要使用状态机
状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点 状态机可以定义符号化枚举类型的状态 状态机容易构成性能良好的同步时序逻辑模块 状态机的VHDL表述丰富多样、程序层次分明，易读易懂 在高速运算和控制方面，状态机更有其巨大的优势 高可靠性
8.1 一般有限状态机设计
END PROCESS ; Q1 <= QQ;
END ;
THEN QQ := D1 ;
6.1 数据对象
6.1.4 进程中的信号与变量赋值
【例6-2】 ... ARCHITECTURE bhv OF DFF3 IS SIGNAL QQ : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' END IF; END PROCESS ; Q1 <= QQ; END ;

4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
⑴ 打开并建立新工程管理窗口
4.1 基本设计流程
4.1.2 创建工程
⑵ 将设计文件加入工程中
4.1 基本设计流程
4.1.2 创建工程
⑶ 选择目标芯片
4.1 基本设计流程
4.1.2 创建工程
⑷ 工具设置
⑸ 结束设置
4.1 基本设计流程
4.1.3 编译前设置
⑴ 选择FPGA目标芯片 ⑵ 选择配置器件的工作方式
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑺ 仿真器参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑻ 启动仿真器 ⑼ 观察仿真结果
习
题
4-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码 器。 4-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是 BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数 A，输出用S表示。 4-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意 为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 4-9 基于原理图输入方式，用D触发器构成按循环码(000->001->011->111->101>100->000)规律工作的六进制同步计数器。 4-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 4-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求 在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的 74163，试完成同样的设计。 4-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一 个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 4-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码 权重。

E D A用V H D L语言设计一个2-4译码器2-4译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder 2 _4 ISPORT( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END decoder2_4;ARCHITECTURE Behavioral OF decoder2 _4_t IS BEGINPROCESS(sel)BEGINCASE a ISWHEN "00"=>s<=”0001”;WHEN "01"=>s<=”0010”;WHEN "10"=>s<=”0100”;WHEN "11"=>s<=”1000 “;WHEN OTHERS=>s<=’’0000”END CASE;END PROCESS;END Brhavioral;4选1数据选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sel4 ISPROT(d:IN STD_LOGIC_VECTOR(3DOWNTO 0); a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);s:OUT STD_LOGIC);END sel4:ARCHITECTURE Behavioral OF sel4 ISBEGINROCESS(a,d)BEGINCASE a ISWHEN "00"=>s<=d(0)WHEN "01"=>s<=d(1)WHEN "10"=>s<=d(2)WHEN "11"=>s<=d(3) “;WHEN OTHERS=>s<=’Z’END CASE;END PROCESS;END Brhavioral;100进制加法计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT(clk,en,load,rst:IN STD_LOGICd;IN STD_LOGIC_VECTOR(6 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(6DOWNTO 0):END counter 100;ARCHTECTURE Behavioral OF counter 100 ISsignal qtemp:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(clk,d,en,load,rst)BEGINIF rst= ’1’ THENqtemp<=”00000000”;ELSIF rising-edge(clk) THEN\IF en=’1’ THENIF load=’1’ THEN qtemp<=d,ELSIF qtemp=”1100011” THEN qtemp<=”00000000”;ELSIF qtemp<=qtemp+’1;END IF;END IF;END IF;END PROCESS;q<=qtemp;END Behavioral;8位从高至低串入串出移位寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shift.register ISPORT( d,clk:IN STD_LOGIC;q:OUT STD_LOGIC);END d shift.register;ARCHITECTURE Behavioral OF shift.register IS signal qtemp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(d,clk)BEGINIF rising-edge(clk) THENq<=dtemp(0);dtemp<=d&dtemp(7 DOWNTO 1);END IF;END PROCESS;END Behavioral;状态机LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fsm ISPORT(tin,clk:IN STD_LOGIC;yout:OUT STD_LOGIC_VECTOR(1DOWNTO 0)); END fsm;ARCHITECTURE Behavioral OF fsm ISTYPE state-type IS (S0,S1,S2)signal state,next_state:state_type;BEGINSYNC_PROC:PROCESS(clk)BEGINIF rising_edge(clk) THENstate < = next_state;END IF;END PROCESS;OUTPUT_DECODE:PROCESS(state)BEGINCASE state ISWHEN S0=> yout <=”00”;WHEN S1=> yout<=”01”;WHEN S2=> yout<=”10”;WHEN OTHERS =>yout<=”zz”;END LAST;END PROCESS;NEXT_STATE_DECODE:PROCESS(state,tin)BEGINnext_state<=state;CASE state ISWHEN S0=>next_state<=S1;WHEN S1=> next_state<=S2;WHEN S2=>IF tin=’0’ THEN next_state<=S1;ELSIF tin=’1’ THEN next_state<=S0;ELSE NULL;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END Behavioral;。

3
4.1 多路选择器的VHDL描述
1. 2选1多路选择器的示意图和真值表
a 0y b1
s
当s=0时，y=a 当s=1时，y=b
absy ax0a xb1b
4
4.1 多路选择器的VHDL描述
2. 2选1多路选择器实现－原理图形输入法
01
10
a0
yy==ab
01
0b
5
4.1 多路选择器的VHDL描述
yasbs
19
4.1 多路选择器的VHDL描述
6. 各种表达式的比较---条件赋值表达式
y <= a WHEN s1=‘0’ ELSE b;
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 ;
20
4.1 多路选择器的VHDL描述
14
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考1：画出真值表
abcy
xx11
0 x 0 _0
1b0b 15
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考2：使用原理图方式实现上式功能
16
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
描述结构体的关键词。
功能描述语句：并行语句，顺序语句
并行语句：WHEN_ELSE，逻辑操作赋值
顺序语句：IF_THEN_ELSE
13
4.1 多路选择器的VHDL描述
3. 相关语句结构和语法－文件名称 文件名称建议和实体名称相同 使用VHDL语句编写：后缀是.vhd 使用Verilog HDL语句编写：后缀是.v 使用原理图输入设计：后缀是.gdf