一种基于FPGA的可重构计算系统设计
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１引言计算目标的实现主要有两种方式：其一是ＡＳＩＣ方法，即使用专用特定的集成电路，以完全硬件的方式来实现计算任务。
这种方法的主要特点是为特定计算任务专门设计，充分挖掘问题本身的并行性，利用大规模并行电路进行计算，可得到很高的运算速度及效率，但这种方法的最大缺陷是它几乎没有任何灵活性，或者说是不可编程的，任务稍有变化就必须修改电路。
其二是通用微处理器方法，选择处理器的指令依某种算法构成一个新的指令序列，就成了完成特定计算任务的软件。
通过修改软件便可达到改变系统功能的目的，而硬件无需做任何改动，这种方法灵活性强，或者说是可编程的，然而这种可编程性是以牺牲系统的性能和速度为代价换来的。
可重构计算（ＲｅｃｏｎｆｉｇｕｒａｂｌｅＣｏｍｐｕｔｉｎｇ）恰好补充了两者的缺陷，它利用硬件电路进行计算，具有极高的系统性能，同时它还具有可编程性，可以根据应用或中间结果的需要动态配置电路的实现形式，不同的应用在同一可重构计算硬件平台上都能获得非常高的计算加速比［１］。
可重构计算系统的关键特征是通过硬件完成计算从而提高性能，并保留软件手段的灵活性［３］。
应用软件的性能需求不断超越计算平台的能力极限，为适应性能需求芯片需要集成各种功能模块，不断复杂化的体系结构导致芯片的晶体管数目不断增加，但是性能的提升速度低于复杂度和集成度的提升速度。
可重构的体系结构能够根据不同的计算应用调整自身的硬件资源，可重构计算为如何更有效利用芯片逻辑资源提供了新的发展方向［４］。
对于数字信号处理、图像处理、模式识别、密码学、生物信息处理等计算密集型应用，可重构计算技术可以发挥巨大的优势。
基于ＳＲＡＭ工艺的ＦＰＧＡ具有易失性的特点，每次重新加电ＦＰＧＡ都要重配置。
这一特点一度被很多用户认为是个不利因素，但由此导致的ＦＰＧＡ器件的资源配置可改变特性刚好满足可重构体系结构的要求，这一特征成为ＦＰＧＡ在许多新领域获得广泛应用的关键，并成为了可重构计算系统发展的持续驱动力量［２］。
２可重构计算系统结构可重构计算系统的高性能是靠大规模并行计算电路得到的，在处理无法并行执行的任务时效率往往非常低下，因此最好将可重构计算部件与通用微处理器结合起来组成一个系统，既保持了系统的灵活性，在处理特定应用时又可以获得非常高的性能。
在超级计算机领域也可以引入可重构计算技术，通过在计算节点内的Ｉ／Ｏ扩展插槽上增加可实时重构（Ｒｕｎ－ｔｉｍｅＲｅｃｏｎｆｉｇｕｒａｔｉｏｎ）的计算加速卡，搭建一个可实时重构的超级计算机。
现阶段的计算节点普遍提供ＰＣＩ－Ｘ扩展插槽，因此基于ＰＣＩ－Ｘ接口的可重构计算加速卡具有很大的应用前景。
当前工艺下的ＦＰＧＡ器件还无法实现逻辑资源局部重配置，而在全局重配置时器件所有的Ｉ／Ｏ管脚都呈高阻或特定电平状态，因一种基于ＦＰＧＡ的可重构计算系统设计吴冬冬１，２杨晓君１刘新春１江先阳１１（中国科学院计算技术研究所，北京１０００８０）２（中国科学院研究生院，北京１０００３９）Ｅ－ｍａｉｌ：ｗｄｄ＠ｎｃｉｃ．ａｃ．ｃｎ摘要介绍可重构计算的概念和基于ＳＲＡＭ工艺的ＦＰＧＡ器件的特点。
设计了一种基于ＦＰＧＡ器件的可重构计算系统，着重讲述了该系统的在线重配置电路的总体结构，ＦＩＦＯ、ＦＰＧＡ配置逻辑模块、控制寄存器和控制逻辑等功能模块及系统的工作流程。
最后探讨了可重构计算相关研究面临的问题和发展方向。
关键词可重构计算ＦＰＧＡ在线重配置文章编号１００２－８３３１－（２００６）２１－００７４－０４文献标识码Ａ中图分类号ＴＰ３０２．１ＤｅｓｉｇｎｏｆＲｅｃｏｎｆｉｇｕｒａｂｌｅＣｏｍｐｕｔｉｎｇＳｙｓｔｅｍＢａｓｅｄｏｎＦＰＧＡＷｕＤｏｎｇｄｏｎｇ１，２ＹａｎｇＸｉａｏｊｕｎ１ＬｉｕＸｉｎｃｈｕｎ１ＪｉａｎｇＸｉａｎｙａｎｇ１１（ＩｎｓｔｉｔｕｔｅｏｆＣｏｍｐｕｔｉｎｇＴｅｃｈｎｏｌｏｇｙ，ＣｈｉｎｅｓｅＡｃａｄｅｍｙｏｆＳｃｉｅｎｃｅｓ，Ｂｅｉｊｉｎｇ１０００８０）２（ＧｒａｄｕａｔｅＳｃｈｏｏｌｏｆｔｈｅＣｈｉｎｅｓｅＡｃａｄｅｍｙｏｆＳｃｉｅｎｃｅｓ，Ｂｅｉｊｉｎｇ１０００３９）Ａｂｓｔｒａｃｔ：Ｆｉｒｓｔｌｙ，ｔｈｅｃｏｎｃｅｐｔｏｆｒｅｃｏｎｆｉｇｕｒａｂｌｅｃｏｍｐｕｔｉｎｇａｎｄｔｈｅｆｅａｔｕｒｅｏｆＦＰＧＡｄｅｖｉｃｅｓｗｈｉｃｈｕｓｅＳＲＡＭｃｅｌｌｓｔｏｓｔｏｒｅｃｏｎｆｉｇｕｒａｔｉｏｎｄａｔａａｒｅｉｎｔｒｏｄｕｃｅｄ．ＢａｓｅｄｏｎＦＰＧＡｄｅｖｉｃｅｓ，ａｓｏｒｔｏｆｒｅｃｏｎｆｉｇｕｒａｂｌｅｃｏｍｐｕｔｉｎｇｓｙｓｔｅｍｉｓｐｒｏｐｏｓｅｄ．Ｔｈｅｓｔｒｕｃｔｕｒｅｏｆｏｎｌｉｎｅｒｅｃｏｎｆｉｇｕｒａｔｉｏｎｃｉｒｃｕｉｔ，ｍａｉｎｆｕｎｃｔｉｏｎｍｏｄｕｌｓｉｎｃｌｕｄｉｎｇＦＩＦＯ，ＦＰＧＡｃｏｎｆｉｇｕｒａｔｉｏｎｌｏｇｉｃｍｏｄｕｌｅ，ｃｏｎｔｒｏｌｒｅｇｉｓｔｅｒ，ｃｏｎｔｒｏｌｌｏｇｉｃ，ｅｔｃ，ａｎｄｗｏｒｋｉｎｇｆｌｏｗｏｆｔｈｉｓｓｙｓｔｅｍａｒｅｐｒｅｓｅｎｔｅｄｉｎｅｍｐｈａｓｉｓ．Ｆｉｎａｌｌｙ，ｔｈｅｄｅｖｅｌｏｐｉｎｇｄｉｒｅｃｔｉｏｎｏｆｒｅｃｏｎｆｉｇｕｒａｂｌｅｃｏｍｐｕｔｉｎｇｒｅｓｅａｒｃｈａｎｄｓｏｍｅｐｒｏｂｌｅｍｓｔｈａｔｗｅａｒｅｆａｃｉｎｇｗｉｔｈｃｕｒｒｅｎｔｌｙａｒｅｄｉｓｃｕｓｓｅｄｂｒｉｅｆｌｙ．Ｋｅｙｗｏｒｄｓ：ｒｅｃｏｎｆｉｇｕｒａｂｌｅｃｏｍｐｕｔｉｎｇ，ＦＰＧＡ，ｏｎｌｉｎｅｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ基金项目：国家自然科学基金资助项目（编号：６０４０３０２５）此，如果用单片大容量ＦＰＧＡ实现接口电路和可重构计算，那么在重配置ＦＰＧＡ时Ｉ／Ｏ管脚的状态变化相当于热插拔ＰＣＩ－Ｘ加速卡，可能导致计算节点操作系统崩溃。
另一种方案是使用现成的ＰＣＩ桥接芯片配合ＦＰＧＡ工作，桥接芯片的ＰＣＩ接口连接计算节点，二级总线接口连接ＦＰＧＡ配置控制电路并为ＦＰＧＡ提供数据通路［５］。
该方案的问题是桥接芯片提供的二级总线接口带宽限制、ＦＰＧＡ配置控制电路的软件操作及同样存在“热插拔”处理问题。
本文设计了一种使用多片ＦＰＧＡ的结构，如图１所示。
Ｉ／ＯＦＰＧＡ由厂商提供的专用配置器件在上电时自动配置，不能实时重构，可重构计算由ＣｏｍｐｕｔｉｎｇＦＰＧＡ完成。
Ｉ／ＯＦＰＧＡ实现ＰＣＩ－Ｘ桥接，控制ＣｏｍｐｕｔｉｎｇＦＰＧＡ配置，并为其提供可“热插拔”的高速串行数据通路。
系统采用ＡＬＴＥＲＡ公司的ＳｔｒａｔｉｘＩＩ系列ＦＰＧＡ器件，该系列器件提供大量自适应逻辑模块（ＡＬＭ）、片内ＲＡＭ块、高速Ｉ／Ｏ信号接口、ＤＳＰ模块等资源，利用厂商提供或自行编写的ＩＰＣｏｒｅ能比较方便地实现ＰＣＩ－Ｘ接口、ＤＤＲＳＤＲＡＭ控制器、高速串行数据通路等逻辑模块。
本文主要介绍系统可重构的实现，即ＦＰＧＡ的配置控制，对于加速卡的其它逻辑模块的实现不着重讲述。
３可重构的实现方法可重构系统利用ＦＰＧＡ的资源可重配置特性，设计一种电路结构，在不影响系统正常使用的前提下完成ＦＰＧＡ的免插拔在线重配置，实现ＦＰＧＡ内部逻辑电路的实时重构。
３．１ＦＰＧＡ配置方式ＡＬＴＥＲＡ公司的ＳｔｒａｔｉｘＩＩ系列ＦＰＧＡ器件的配置方式主要有ＦＰＰ（快速被动并行）、ＰＳ（被动串行）、ＡＳ（主动串行）等［６］，其中ＰＳ配置方式的时序如图２所示。
ＰＳ配置过程为：ｎＣＯＮＦＩＧ信号首先产生一个最少４０μｓ的低脉冲，ｎＳＴＡＴＵＳ、ＣＯＮＦ＿ＤＯＮＥ信号被拉低，ＦＰＧＡ进入复位状态；ｎＣＯＮＦＩＧ变高后，ｎＳＴＡＴＵＳ随后变高，ＦＰＧＡ进入配置状态，至少延迟４０μｓ后，时钟ＤＣＬＫ和数据ＤＡＴＡ有效，ＦＰＧＡ在时钟上升沿锁定数据，数据低位在前高位在后串行传输，ＤＣＬＫ最高频率为１００ＭＨｚ；在ＦＰＧＡ接收到最后一位数据后，ＣＯＮＦ＿ＤＯＮＥ信号拉高，ＦＰＧＡ进入初始化状态；在内置振荡器驱动下经过一段时间后ＦＰＧＡ完成初始化，进入工作状态；ＩＮＩＴ＿ＤＯＮＥ为ＦＰＧＡ器件的一个可选信号，它由配置数据的最初几个字节配置，ＩＮＩＴ＿ＤＯＮＥ信号被使能后输出为低，在初始化完成后跳变为高，表示ＦＰＧＡ器件进入工作状态。
在配置过程中一旦出现错误，ｎＳＴＡＴＵＳ信号将被拉低，系统重新开始配置。
ＤＣＬＫ没有最小工作频率要求，因此在配置状态下可以通过暂停时钟的方式延迟配置。
３．２ＦＰＧＡ在线配置电路结构图３所示电路结构为可重构计算系统的ＦＰＧＡ器件在线配置电路。
Ｉ／ＯＦＰＧＡ器件为ＳｔｒａｔｉｘＩＩＥＰ２Ｓ３０实现数据接口和配置管理，由一片厂商提供的专用配置器件在系统上电时自动配置，专用配置器件由专用下载电缆烧写，系统工作时Ｉ／ＯＦＰＧＡ器件本身不能免插拔在线重配置。
ＣｏｍｐｕｔｉｎｇＦＰＧＡ器件为两片ＳｔｒａｔｉｘＩＩＥＰ２Ｓ１３０，它们由Ｉ／ＯＦＰＧＡ器件完成在线配置，通过Ｉ／ＯＦＰＧＡ中的ＰＣＩ－Ｘ桥及高速串行接口传输计算数据，计算逻辑完成数据计算处理。
系统工作时ＣｏｍｐｕｔｉｎｇＦＰＧＡ器件可以免插拔在线重配置，完成对器件内部计算逻辑的实时重构。
系统实现可重构关键是对ＣｏｍｐｕｔｉｎｇＦＰＧＡ器件中的计算逻辑的重新配置，其核心部分即Ｉ／ＯＦＰＧＡ中的配置控制电路。
如图３所示配置控制电路由控制寄存器、控制逻辑、ＦＩＦＯ和ＦＰＧＡ配置逻辑模块组成。
控制寄存器及ＦＩＦＯ通过内部总线与ＰＣＩ－Ｘ桥连接，控制寄存器存储控制指令及系统工作状态，ＦＩＦＯ缓存ＣｏｍｐｕｔｉｎｇＦＰＧＡ的配置数据；ＦＰＧＡ配置逻辑模块读取ＦＩＦＯ中的数据配置ＣｏｍｐｕｔｉｎｇＦＰＧＡ；控制逻辑根据控制寄存器内的指令控制ＦＰＧＡ配置逻辑模块的状态，实时修改控制寄存器内的状态位，并提供ＣｏｍｐｕｔｉｎｇＦＰＧＡ内用户逻辑工作所需的ＲＥＳＥＴ信号。
系统的两片ＣｏｍｐｕｔｉｎｇＦＰＧＡ采用ＰＳ方式实现在线配置。
器件（Ａ）的片选ｎＣＥ接地，ｎＣＥＯ接器件（Ｂ）的ｎＣＥ。
首先配置器件（Ａ）时其ｎＣＥＯ输出为高，完成配置后ｎＣＥＯ输出变为低选中器件（Ｂ）继续配置。
配置信号线ＣＯＮＦ＿ＤＯＮＥ、ｎＳＴＡＴＵＳ、ＩＮＩＴ＿ＤＯＮＥ以Ｏ－Ｄ（漏极开路）线与方式连接，保证两片Ｃｏｍ－ｐｕｔｉｎｇＦＰＧＡ同时开始初始化及同时进入用户模式，配置过程中任何一片器件检测到错误，整个配置链路都将复位并重新开始配置。
３．３可重构部件配置数据存储ＦＰＧＡ在线配置电路中使用ＦＩＦＯ缓存可重构器件ＣｏｍｐｕｔｉｎｇＦＰＧＡ的配置数据，该模块由Ｉ／ＯＦＰＧＡ器件中的ＲＡＭ块资源构成，为一个８ｂｉｔｓ宽，４Ｋ字深的双时钟ＦＩＦＯ。
写时钟ＷＲ＿ＣＬＫ最大１３３ＭＨｚ与ＰＣＩ－Ｘ桥相同，写端带写空、满标志；读时钟ＲＤ＿ＣＬＫ最大１２．５ＭＨｚ，满足ＰＳ方式配置的最大带宽１００Ｍｂｐｓ，读端带读空标志；读写请求信号为ＲＤ＿ＲＥＱ、ＷＲ＿ＲＥＱ；另外ＦＩＦＯ的清空信号ＣＬＲ，在配置出错时可以清除ＦＩＦＯ中缓存的数据。
