2013广州大学EDA实验指导书资料
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实验指导（2013稿）
广州大学物理与电子工程学院电子系编
目录
实验1、2选1多路选择器的VerilogHDL设计 ..................................................................... 3
实验2、设计含异步清零和同步时钟使能的加法计数器 .................................................... 3
实验3、1位全加器原理图输入设计 ..................................................................................... 4
实验4、7段数码显示译码器设计 ......................................................................................... 6
实验5、数控分频器的VerilogHDL设计 ................................................................................ 7
实验6、2位十进制频率计原理图输入设计法 ..................................................................... 7
实验7、ADC0809的采样控制电路的实现 ............................................................................ 9
实验8、正弦信号发生器设计 .............................................................................................. 11
实验9、用流水线技术设计高速数字相关器 ...................................................................... 12
实验10、循环冗余（CRC）模块设计 .................................................................................. 14
实验11、 数字钟 .................................................................................................................. 15
实验12、用直接数字合成器（DDS）实现正弦波形发生器设计 ..................................... 16
实验1、2选1多路选择器的VerilogHDL设计
一、实验目的：
1、 熟悉QuartusII的VerilogHDL文本设计流程全过程；
2、 学习简单组合电路的设计、仿真和硬件测试。
二、实验步骤：
1、按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。参考程序：见《EDA技术实用教程—VerilogHDL版（第四版）》例3-1。（教材（第五版）无该程序，可自行编写）
若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键1作为控制端s； a和b分别接clock5、clock0，输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验。
图1-1 2选1多路选择器的引脚锁定窗
三、实验报告：
1. 详细叙述2选1多路选择器实验过程；
2. 给出2选1多路选择器仿真波形图及其分析报告。
实验2、设计含异步清零和同步时钟使能的加法计数器
一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。
二、实验原理和实验步骤：
图2-1含异步清0和同步时钟使能的4位加法器
1.实验原理：图2-1是一含计数使能、异步复位的4位加法计数器，书中例3-15是其VerilogHDL描述。由图2-1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3：0]是4位数据输入端。当ENA为‘1’时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为‘0’时保持上一次的输出。
2.实验步骤：
（1）按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，在QuartusII上对例3-15（第四版）（第五版p124例5-15）进行编辑、编译、综合、适配、仿真。说明例2-1各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
（2）引脚锁定以及硬件下载测试。
若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键8（PIO7）控制RST；用键7控制ENA；计数溢出COUT接发光管D8；OUTY是计数输出接数码1；时钟CLK接clock2，通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
三、思考题
给出含异步清零和同步使能的16位二进制加减可控计数器的VerilogHDL描述。
四、实验报告要求：
1. 说明例3-15（第四版）（第五版p124例5-15）各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形并分析结果。
2. 给出实验过程和硬件测试实验结果
3. 完成思考题
实验3、1位全加器原理图输入设计
一、实验目的：
1.掌握1位全加器的工作原理；
2.掌握1位全加器的原理图输入设计方法；
3.学会QuartusII的时序波形仿真方法；
4.了解VerilogHDL设计初步。
二、实验原理与步骤：
在QuartusII环境下，点击QuartusII的file菜单，选择new，打开new窗口，在new窗口中选择Block Diagram/Schematic File，进入相应的界面，即可输入原理图，输入方法见《EDA技术实用教程》第4章第5节。先设计好一个半加器，并按照《EDA技术实用教程》第4章第5节介绍的方法将其作为一个库文件，输入后原理图如下图1-1所示。
图1-1连接好原理图并存盘
现在利用已设计好的半加器，完成顶层项目全加器的设计，详细步骤如下：
1、打开一个新的原理图编辑窗，然后在本工程目录中找到已包装好的半加器元件h_adder，并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元件h_adder双击，即可弹出此元件内部的原理图。
2、完成全加器原理图设计（图1-2），并以文件名f_adder.bdf存在同一目录中。
图1-2 在顶层编辑窗中设计好全加器
3、将当前文件设置成Project，并选择目标器件为CycloneIII系列的EP3C40Q240C8N。
4、编译此顶层文件f_adder.bdf，然后建立波形仿真文件。
5、对应f_adder.bdf的波形仿真文件如图1-3所示，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
6、锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
图1-3 1位全加器的时序仿真波形
建议选择实验电路模式5，键1、2、3分别接ain、bin、cin；发光管D2、D1分别接sum和cout。请查表确定每个引脚锁定。
三、实验注意事项：
1.输入文件名不能用汉字或关键字、非法字符；
2.注意文件在编译连接时的路径；
3.注意引脚分配与对应的FPGA芯片相匹配。
四、实验设备： GW48EDA系统，计算机一台
五、实验思考：
1. 比较原理图与文本两种输入方法。
六、实验报告要求：
1. 给出各层次的原理图及其对应的仿真波形图；
2. 给出硬件测试流程和结果；
3. 回答实验思考题。
实验4、7段数码显示译码器设计（教材（第四版）p139 4-5十六进制7段数码显示译码器设计；（第五版）p112）
一、实验目的：学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。
二、实验原理与步骤:
1. 实验原理:
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
2. 实验步骤：
表4-1 7段译码器真值表
（1） 首先按7段译码器真值表，完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
（2） 设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式6，用数码8显示译码输出， 键8/7/6/5四位控制输入，硬件验证译码器的工作性能。
图4-1 共阴数码管及其电路
