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Vivado设计流程

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Vivado设计流程

以一个简单的16位拨码开关的读和16位LED灯的输出电路为例，利用

Verilog HDL语言，在Vivado中创建简单的16位拨码开关的输入和16位

LED灯的输出电路,将设计下载的Xilinx 大学计划ARTIX-7平台。

一、 新建工程

1、打开Vivado，然后点击创建一个新项目（或者在菜单栏选择File->New

Project…)，然后点next。

2、输入工程名称、选择工程存储路径，并勾选Create project

subdirectory选项，为工程在指定存储路径下建立独立的文件夹。设置完

成后，点击Next。最后，如图，整个项目将在

D:/FPGAprojects/myproject中。

注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数

字、下划线来组成。

3、选择RTL Project一项，并勾选Do not specify sources at this time，

勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。

4、根据使用的FPGA开发平台，选择对应的FPGA目标器件。Nexys4开发板请选

择Artix-7 XC7A100TCSG324-1的器件，即Family和Subfamily均为Artix-7，

封装形式（Package）为CSG324，速度等级（Speed grade）为-1，温度等

级（Temp Grade）为C）。点击Next。

5、确认相关信息与设计所用的的FPGA器件信息是否一致，一致请点击Finish，

不一致，请返回上一步修改。

6、得到如下的空白Vivado工程界面，完成空白工程新建。

二、 设计文件输入

1、点击Flow Navigator下的Project Manager->Add Sources或中间

Sources中的对话框打开设计文件导入添加对话框。

2、选择第二项Add or Create Design Sources，用来添加或新建Verilog

或VHDL源文件，点击Next。

注意：第一项为约束文件，第三项为仿真文件，后面会用到。 3、如果有现有的V/VHD文件，可以通过Add Files一项添加。在这里，我们

要新建文件，所以选择Create File一项。

4、在Create Source File中输入File Name，点击OK。

5、点击

finish

6、在弹出的Define Module中的I/O Port Definition，输入设计模块所需

的端口，并设置端口防线，如果端口为总线型，勾选Bus选项，并通过

MSB和LSB确定总线宽度（如图定义了一个16位的输入sw，和一个16位的

输出端led）。完成后点击OK。

注意：此处也可以不定义端口，直接点击OK，而直接在后面的设计文件中

定义输入输出端口。

7、新建的设计文件（此处为sw2led.v）即存在于Sources中的Design

Sources中。双击打开该文件，可以看到该文件只有刚刚定义的一个16

位的输入sw，和一个16位的输出端led，添加相应的设计代码以完成该

模块的设计。

添加完整的模块代码为：

module sw2led(

input [15:0] sw,

output [15:0] led

);

assign led=sw;

endmodule

这个模块很简单，就是将拨码开关的内容赋值给led。

8、添加约束文件，有两种方法可以添加约束文件，一是可利用Vivado中IO

planning功能，二是可以直接新建XDC的约束文件，手动输入约束命令。

A. 先来看第一种方法，利用IO planning。

1） 点击Flow Navigator中Synthesis中的Run Synthesis，先对工程进

行综合。

注意：窗口右上方有一个进度条显示当前状态，当处于滚动状态时

请等待。

2） 综合完成之后，选择Open Synthesized Design，打开综合结果。

3） 此时应看到如下界面，如果没出现如下界面，在图示位置的layout

中选择IO planning一项。

4） 在右下方的选项卡中切换到I/O ports一栏，并在对应的信号后，输

入对应的FPGA管脚标号（或将信号拖拽到右上方Package图中对应的

管脚上），并指定I/O std。（具体的FPGA约束管脚和IO电平标准，

可参考对应板卡的用户手册或原理图）。

5） 完成之后，点击左上方工具栏中的保存按钮，工程提示新建XDC文件

或选择工程中已有的XDC文件。在这里，我们要Create a new file，

输入File name，点击OK完成约束过程。

6） 此时，在Sources下Constraints中会找到新建的XDC文件。

B. 如何利用第二种方法添加约束文件。

1) 点击Add Sources，选择第一项Add or Create Constraints一项，

点击Next。

2) 点击Create File，新建一个XDC文件，输入XDC文件名，点击OK。点

击Finish。

3) 双击打开新建好的XDC文件，并按照如下规则，输入相应的FPGA管脚

约束信息和电平标准，然后点击保存即可完成。

三、 工程实现

1、在Flow Navigator中点击Program and Debug下的Generate Bitstream

选项，工程会自动完成综合、实现、Bit文件生成过程，完成之后，可

点击Open Implemented Design来查看工程实现结果。 2、点击Flow Navigator中Open Hardware Manager一项，进入硬件编程管

理界面。

3、在提示的信息中，选择Open a new hardware target（或在Flow

Navigator中展开Hardware Manager，点击Open New Target）。

或者

4、在弹出的Open hardware target向导中，先点击Next，进入Server选择

向导。

5、保持默认的Server name为localhost,连接好板卡的PROG端口，并上电。

点击Next。注意：此时，电脑上不要使用其他USB设备以防查找硬件出

错。如出错了，只有重启软件，或者重启电脑（软件的BUG。。。）

6、依次点击Next、Finish完成新建Hardware Target。

7、此时，Hardware一栏中出现硬件平台上可编程的器件。在对应的FPGA器

件上右击，选择Program Device，或在Flow Navigator下的Hardware

Manager中点击Program Device一项。

8、指定所需的bit文件（系统默认已存在该工程的bit文件，如不需更改，

点击Prgram）。

9、设计完成，即可观察开发板运行情况。

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vivado block design 使用手册

vivado block design 使用手册

第 1 页 共 2 页 vivado block design 使用手册

【原创实用版】

目录

1.引言

2.Vivado Block Design 的概述

3.Vivado Block Design 的使用步骤

4.Vivado Block Design 的优点

5.总结

正文

【引言】

Vivado Block Design 是一种用于设计和开发 FPGA 的工具，可以帮助工程师快速创建、验证和实施 FPGA 设计。在这篇文章中，我们将介绍

Vivado Block Design 的使用手册，帮助工程师更好地理解和使用这个工具。

【Vivado Block Design 的概述】

Vivado Block Design 是 Xilinx 公司开发的一款 FPGA 设计工具，它的主要特点是基于模块化的设计方法，可以让工程师将复杂的 FPGA 设计分解为一个个小的模块，然后通过拖拽和组合这些模块来完成设计。这种方法大大简化了 FPGA 的设计流程，提高了设计效率。

【Vivado Block Design 的使用步骤】

使用 Vivado Block Design 设计 FPGA 的步骤可以分为以下几个步骤：

1.创建一个新的项目：首先，工程师需要创建一个新的项目，并在项目中添加所需的模块。 第 2 页 共 2 页 2.设计模块：工程师可以使用 Vivado Block Design 提供的各种基本模块来设计自己的模块。

3.仿真和验证：完成模块设计后，工程师可以使用 Vivado Block

Design 的仿真和验证工具对设计进行验证。

4.下载和测试：验证通过后，工程师可以将设计下载到 FPGA 芯片上进行测试。

【Vivado Block Design 的优点】

Vivado Block Design 具有以下几个优点：

1.简化了 FPGA 的设计流程：通过模块化的设计方法，Vivado Block

数字钟试验设计指导试验目的掌握基于diagram的vivado工程设计流程1.doc

数字钟试验设计指导试验目的掌握基于diagram的vivado工程设计流程1.doc

数字钟试验设计指导试验目的掌握基于diagram的vivado工程设计流程1

数字钟实验设计指导

一、实验目的

掌握基于diagram的vivado工程设计流程，学会添加IP目录并调用其中IP

二、实验原理介绍

本实验实现了一个简单的数字钟，能实现计时的功能。由于数码管只有4位，因此本数字钟只能计分和秒。

本系统的逻辑部分主要由74系列的IP构成。

三、实验步骤：

1、创建新工程

1）打开Vivado2014.4设计开发软件，选择Create New Project.

2）在弹出的创建新工程的界面中，点击Next，开始创建新工程。

3）在Project Name界面中，将工程名称修改为Digital_Clock，并设置好工程存放路径。同时勾选上创建工程子目录的选项。这样，整个工程文件都将存放在创建的Digital_Clock

子目录中。点击Next。

specify sources at this time(不指定添加源文件)勾选上。点击Next。

5）在器件板卡选型界面中，在Search栏中输入xc7a35tcpg236搜索本次实验所使用的Basys3板卡上的FPGA芯片。并选择xc7a35tcpg236-1器件。（器件命名规则详见xilinx

官方文档）点击Next。

工程的创建。

2、添加已设计好的IPcore。

工程建立完毕，我们需要将Digital_Clock这个工程所需的IP目录文件夹复制到本工程文件夹下。本工程需要两个IP目录：74LSXX_LIB与Interface。74LSXX_LIB和Interface都位于B3_Lab\Lab1\Digital_Clock下。

添加完后的本工程文件夹如下图：

1）在Vivado设计界面的左侧设计向导栏中，点击Project

Manager目录下的Project Setting。

2）在Project Setting界面中，选择IP选项，进入IP设置界面。点击Add Respository...添加本工程文件夹下的IP_Catalog目录：

vivado差分信号引脚分配 io电平

vivado差分信号引脚分配 io电平

Vivado是Xilinx公司的一款FPGA设计软件，它提供了丰富的工具和功能，可以进行FPGA设计、综合、仿真、实现以及验证等操作。

在FPGA设计中，差分信号引脚分配和IO电平设置是非常重要的步骤。以下是一个基本的流程：

1. 创建工程：在Vivado中创建一个工程，并添加需要使用的IP核、约束文件等。

2. 定义引脚标准：在Vivado中可以选择多种不同的引脚标准，如LVCMOS、SSTL、HSTL等。这些标准对应不同的电平范围和电路特性，需要根据具体需求进行选择。

3. 分配差分信号引脚：在Vivado中，可以通过添加IBUFDS、OBUFDS等IP核来定义差分信号引脚，并将其与具体的FPGA引脚相连接。同时，还需要设置差分对的电平约束和输入输出延迟等参数。

4. 设置IO电平：在Vivado中可以通过添加不同的电平约束文件来设置IO电平，如XDC文件、UCF文件等。这些文件可以指定具体的电平值、时序要求等。

5. 验证和调试：在完成差分信号引脚分配和IO电平设置后，需要进行验证和调试，确保设计的正确性和稳定性。可以使用Vivado中提供的仿真工具或实际测试来进行验证。

需要注意的是，差分信号引脚分配和IO电平设置需要根据具体的电路设计和引脚标准进行选择和设置，如果设置不当可能会导致电路不稳定或无法正常工作。因此，在进行FPGA设计时，需要仔细考虑和设计这些参数，以确保设计的正确性和可靠性。

vivado block design 使用手册 2

vivado block design 使用手册 2

vivado block design 使用手册

摘要：

1.介绍 Vivado Block Design

2.Vivado Block Design 的使用方法

3.Vivado Block Design 的优势和应用领域

正文：

Vivado Block Design 是 Xilinx 公司推出的一款集成电路设计工具，它采用了模块化设计理念，可以帮助设计人员快速、高效地搭建数字电路系统。在使用 Vivado Block Design 进行设计时，设计人员可以根据需求选择不同的模块，并通过可视化的方式进行连接，从而实现对数字电路的设计。

使用 Vivado Block Design 进行数字电路设计的具体步骤如下：

首先，设计人员需要打开 Vivado 软件，并在工具栏中选择“Block

Design”选项。接着，设计人员可以根据需求选择不同的模块，并将它们添加到设计界面中。这些模块包括：输入输出模块、运算模块、存储模块、时序模块等。

然后，设计人员需要通过可视化的方式，将这些模块连接起来。Vivado

Block Design 提供了丰富的连接方式，包括：数据线连接、时钟连接、复位连接等。通过这些连接方式，设计人员可以实现对数字电路的控制。

最后，设计人员需要对数字电路进行测试和验证。Vivado Block Design

提供了丰富的测试和验证工具，包括：模拟仿真、逻辑仿真、时序分析等。通过这些工具，设计人员可以对数字电路进行全面的测试和验证，以确保其功能正确。

Vivado Block Design 的优势主要体现在以下几个方面：

首先，Vivado Block Design 采用了模块化设计理念，可以帮助设计人员快速搭建数字电路系统。这种设计方式可以大大提高设计效率，缩短设计周期。

其次，Vivado Block Design 提供了丰富的模块和连接方式，可以满足不同设计人员的需求。无论是复杂的数字电路系统，还是简单的数字电路系统，都可以通过 Vivado Block Design 进行设计。