D触发器
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使用if语句设计一个带同步清零(低电平有效)和异步置数(高电平有效)端
的D触发器
1、实体框图
2、程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
PORT(CLK,D,CLR,SET:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END DFF1;
ARCHITECTURE BHV OF DFF1 IS
BEGIN
PROCESS(CLK,CLR,SET)
BEGIN
IF CLR='1' THEN Q<='1';
ELSIF CLK'EVENT AND CLK='1'
THEN IF SET='0' THEN Q<='0';
ELSE Q<=D;
END IF;
END IF;
END PROCESS;
END BHV;
3、仿真波形图
4、仿真波形分析
当CLR为1,即高电平时, Q置1,符合异步置数;当CLR为0,SET为低
电平0,CLK为上升沿,Q清0,符合同步清0;当CLR为0,SET为1,CLK为上
升沿时,Q置D。符合D触发器的特点。