奇数分频器
1 引言
分频器在CPLD/FPGA设计中使用频率非常高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分频的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。
对于偶数分频，使用一模N计数器模块即可实现，即每当模N计数器从0开始计数至N时，输出时钟进行翻转，同时使计数器复位，使之从0开始重新计数，以此循环即可实现。但对于奇数分频，实现50%的占空比却是比较困难的。下面给出占空比50%的奇数分频器的设计源程序和仿真结果。
2 VHDL程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;--添加库
ENTITY fdiv IS --设计实体PORT( clk,reset : IN STD_LOGIC;--端口说明preset: IN INTEGER;--preset:分频预置数clkout : OUT STD_LOGIC);- -clkout :分频后得到的时钟END fdiv;
ARCHITECTURE behave OF fdiv IS--设计构造体SIGNAL s1,s2 : STD_LOGIC;--内部信号s1,s2 SIGNAL cnt : INTEGER RANGE 0 TO preset-1;--模为preset的计数信号BEGIN
P1: PROCESS(clk,reset) --计数器BEGIN
IF reset='1' THEN
cnt<=0;
ELSIF clk'event AND clk='1' THEN
IF cnt=0 THEN
cnt<=preset-1;
ELSE
cnt<=cnt-1;
END IF;
END IF;
END PROCESS;
P2: PROCESS(clk,reset) --信号1 BEGIN
IF reset='1' THEN
s1<='1';
ELSIF clk'event AND clk='1' THEN
IF cnt=0 THEN --计数信号为0时，S1翻转s1<=NOT s1;
ELSE
s1<=s1;
END IF;
END IF;
END PROCESS;
P3: PROCESS(clk,reset) --信号2 BEGIN
IF reset='1' THEN
s2<='1';
ELSIF clk'event AND clk='0' THEN
IF cnt=(preset-1)/2 THEN --计数信号为N时，S2翻转s2<=NOT s2;
ELSE
s2<=s2;
END IF;
END IF;
END PROCESS;
clkout<= s1 XOR s2; -- 异或输出END BEHA VE;
程序说明：以上程序实现任意奇数为PRESET的50％占空比分频，计数器CNT的模值为PRESET，计数器是为了控制信号S1和信号S2，使两
信号保持恒定的时间差。信号S1为上升沿触发，在CNT＝0时翻转，信号S2为下降沿触发，在CNT=(PRESET-1)/2 时翻转。然后将S1和S2异或输出，这样就实现了PRESET的50％占空比分频。
3 仿真波形
本设计选用的是FLEX10K系列器件，仿真波形如图所示。图中预置值为７，即分频器分频值为7，由图中的波形可以看出，结果正确。
波形分析：计数器CNT的模值为7，信号S1是上升沿触发，CNT＝0时翻转，S2是下降沿触发，CNT＝（7-1）/２=３时翻转，然后将S1和S2异或输出，这样就实现了50%占空比的7分频。
半整数分频器
1引言
在数字系统设计中，分频器是一种基本电路。整数分频器的实现非常简单，可采用标准的计数器来实现。但在某些场合下，时钟源所给频率与所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为1.024MHZ 的时钟，分频系数为11.71875，此时可采用小数分频器进行分频。这类问题在通信ASIC的设计中用的比较多。作为小数分频器的一个特例，本程序完成的是半整数分频器的设计。
2半整数分频器的基本原理
设有一个5MHZ的时钟源，但电路中需要产生一个2MHZ的时钟信号，这时就需要设计一个分频比为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。实现扣除的电路是由二分频器和异或逻辑组成。采用类似的方法，可以设计出分频系数为任意半整数的分频器。
3电路组成
设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、二分频器和一个异或门组成，如图（一）所示。
图（一）通用半整数分频器电路组成
4VHDL程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY decount IS
PORT(inclk: IN STD_LOGIC;--时钟源preset: IN STD_LOGIC_VECTOR(3 DOWNTO 0);--预置分频值N outclk: BUFFER STD_LOGIC);--输出时钟END decount;
ARCHITECTURE decount_arch OF decount IS
SIGNAL clk,divide2: STD_LOGIC;--clk：异或门输出；
--divide2：二分频器输出SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
clk<=inclk XOR divide2;--inclk与divide2异或后，
--作为模N计数器的时钟PROCESS(clk)
BEGIN
IF(clk'event and clk='1') THEN
IF(count="0000") THEN
count<=preset-1;--置整数分频值N
outclk<='1';
ELSE
count<=count-1; --模N计数器减法计数
outclk<='0';
END IF;
END IF;
END PROCESS;
PROCESS(outclk)
BEGIN
IF(outclk'event and outclk='1') THEN
divide2<=not divide2;--输出时钟二分频END IF;
END PROCESS;
END decount_arch;
说明：以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得
