分频器实验报告
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FPGA设计与应用 分频器设计实验页数:7
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EDA数控分频器
分频器实验报告一：实验目的1 更加熟悉数控分频器的原理和熟练编程。
2设计一个能够用用程序控制的分频器。
3应具备有(2~64)偶数可选分频的基本功能。
4有使能控制键。
二：实验原理数控分频器实际上就是计数器。
其功能就是在输入不同的数据时，对输入的时钟进行不同的分频，如：若输入00100000，则是4分频。
把计数累加的数值跟输入的数值相比较，来达到可控的目的。
三：实验设备EDA实验箱，电脑四：实验程序定义一个被分频时钟输入，一个分频后信号输出，8个拨码开关做输入。
定义两个进程，IF语句是关键。
程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fengpin isport( clk:in std_logic;jin:in std_logic_vector(7 downto 0);cout:out std_logic );end ;architecture one of fengpin issignal full :std_logic;beginp1:process(clk)variable cnt8 :std_logic_vector(7 downto 0); beginif clk'event and clk ='1' thenif cnt8="11111111" thencnt8:=jin;full<='1';else cnt8:=cnt8+1;full<='0' ;end if ;end if;end process p1;p2:process(full)variable cnt2:std_logic;beginif full'event and full='1' thencnt2:=not cnt2;if cnt2='1' then cout<='1';else cout<='0';end if;end if ;end process p2;end ;五：实验步骤在QUARTUS中建立工程，使用器件为EP1K30QC208，用VHDL 语言描述，综合通过后，定义引脚，生成SOF文件，下到FPGA，观察现象。
数控分频器实验报告
《数控分频实验》姓名：谭国榕班级：12电子卓越班学号：201241301132一、实验目的1.熟练编程VHDL语言程序。
2.设计一个数控分频器。
二、实验原理本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。
三、实验步骤1.任意奇数分频程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DIV1 ISPORT(CLK:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;K1,K2,K_OR:OUT STD_LOGIC);END;ARCHITECTURE BHV OF DIV1 ISSIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL M1,M2:STD_LOGIC;--SIGNAL OUT1,OUT2,OUT3:STD_LOGIC;BEGINPROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;END IF; END IF;END PROCESS;K1<=M1; K2<=M2; K_OR <=M1 OR M2;END BHV;此段程序最主要的部分为：PROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2; END IF; END IF;END PROCESS;在这里，我通过研究书上的占空比为50%的5分频电路的程序，通过实验发现了一个规律，就是书上的C1="100"，在奇数任意分频中为输入信号减一，即D-1，而在第二个if里，5分频为C1="001"，7分频为C1="010"，9分频为C1="011"，以此类推，则不难发现：5-4=1；7-5=2；9-6=3.。
EDA分频器实验报告 含有实验程序、仿真图像 三分频 八分频
always @(negedge clk_in) begin
if(!rst_n) begin
t2<=0;
k2<=0;
end
else begin
if(t2==2'b10) begin
t2<=0;
k2<=k2;
end
else begin
t2<=t2+1;
k2<=!k2;
end
end
end
assign clk_out=k1|k2;
endmodule
2、八分频器程序：
moduleba(inclk,tick);
output tick;
input inclk;
reg [1:0] t;
reg tick;
always @ (posedge inclk)
begin
if(t==3)
begin
tick =~tick;
t=0;
end
else t=t+1;
end
endmodule
五、实验仿真波形
六、实验总结和感想
通过这次实验我对PLD的设计流程有了更深的感触，明白了其设计的一般步骤及方法，为以后的Quartus Ⅱ的综合设计奠定了基础。同时，对于分频器程序的编写有了更深的认识，这能更好的促进我们以后的理论学习。实验过程中也必须本着不骄不躁、耐心严谨，否则容易出错而达不到实验要求。
三、实验内容
1、根据要求设计三分频器、八分频器。
2、对设计的分频器进行波形仿真分析。
四、三位、八位简易频率计程序
1、三分频器程序
modulesan(clk_in,rst_n,clk_out);
input clk_in;
if(!rst_n) begin
t2<=0;
k2<=0;
end
else begin
if(t2==2'b10) begin
t2<=0;
k2<=k2;
end
else begin
t2<=t2+1;
k2<=!k2;
end
end
end
assign clk_out=k1|k2;
endmodule
2、八分频器程序：
moduleba(inclk,tick);
output tick;
input inclk;
reg [1:0] t;
reg tick;
always @ (posedge inclk)
begin
if(t==3)
begin
tick =~tick;
t=0;
end
else t=t+1;
end
endmodule
五、实验仿真波形
六、实验总结和感想
通过这次实验我对PLD的设计流程有了更深的感触，明白了其设计的一般步骤及方法，为以后的Quartus Ⅱ的综合设计奠定了基础。同时，对于分频器程序的编写有了更深的认识，这能更好的促进我们以后的理论学习。实验过程中也必须本着不骄不躁、耐心严谨，否则容易出错而达不到实验要求。
三、实验内容
1、根据要求设计三分频器、八分频器。
2、对设计的分频器进行波形仿真分析。
四、三位、八位简易频率计程序
1、三分频器程序
modulesan(clk_in,rst_n,clk_out);
input clk_in;
分频器设计实验报告
分频器设计实验报告竭诚为您提供优质文档/双击可除分频器设计实验报告篇一：n分频器分析与设计一、实验目的掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。
二、实验原理分频是对输入信号频率分频。
1、cD4017逻辑功能2、74190/74191逻辑功能3、集成计数器级联当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片74190/74191计数器级联可根据具体计数需求和增减需求，选用74190或74191，选择不同功能、同步或异步设计等。
6、74190/74191计数器编程由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。
可根据需求设计n进制加法或减法计数器。
n与译码逻辑功能如下。
7、74191组成(n-1/2)分频器电路如下图：u3计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。
三、实验仪器1、直流稳压电源1台2、信号发生器1台3、数字万用表1台4、实验箱1台5、示波器1台四、仿真过程1、按照cD4017和74191功能表验证其功能。
2、74191组成可编程计数器(1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。
设计图如下仿真波形如下(2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。
设计图如下：仿真波形如下篇二：数字逻辑实验报告(5分频器)实验报告课程名称：实验项目：姓名：专业：班级：学号：数字逻辑实验5分频器的原理及实现计算机科学与技术计算机14-8班计算机科学与技术学院实验教学中心20XX年12月15日实验项目名称：5分频器的原理及实现一、实验要求设计一个5分频器，使输出信号的频率是时钟脉冲信号频率的1/5。
奇数分频器设计实验报告
奇数分频器实验报告1. 背景奇数分频器是一种电子电路模块，主要用于将输入的时钟信号进行分频，并输出比输入频率低的信号。
奇数分频器的主要应用场景包括计数器、时钟频率降低等。
2. 分析2.1 奇数分频器的工作原理奇数分频器通常采用了三角波类型的振荡器来产生输入时钟信号，并通过相应的逻辑门电路对时钟信号进行分频。
常见的奇数分频器包括模2、模4和模8等。
以模8奇数分频器为例，其工作原理如下：1.奇数分频器接收输入时钟信号，并通过一个振荡器产生三角波类型的输入信号。
2.输入信号经过逻辑门电路进行分频，产生分频后的信号。
3.输出信号经过滤波电路以去除杂散信号。
4.输出信号即为输入信号的1/8。
2.2 奇数分频器的主要特点奇数分频器的主要特点包括：•输入输出频率比例为奇数，如1/2、1/4、1/8等；•分频系数固定，无法调节；•输出信号的相位与输入信号相同；•输出信号的波形稳定，幅值与输入信号相同。
2.3 奇数分频器的设计要求为了设计一个稳定可靠的奇数分频器，需要满足以下要求：•选用合适的逻辑门电路，以实现所需的分频倍数；•设计合适的滤波电路，以去除杂散信号；•保证输入输出电路的匹配性，以确保信号的传输稳定性；•选择合适的元器件，以满足设计要求，并考虑成本和可获得性。
3. 实验步骤及结果3.1 实验步骤本实验以模8奇数分频器为例，设计了以下实验步骤：1.准备实验所需的元器件和设备。
2.搭建电路原型。
3.设计逻辑门电路，实现1/8分频。
4.测试电路，检查信号传输和波形稳定性。
5.调整滤波电路，优化输出信号质量。
6.记录实验数据。
3.2 实验结果在实验中，成功搭建了模8奇数分频器电路，并进行了测试。
实验结果表明，输入信号的频率为100kHz，输出信号的频率为12.5kHz，且波形稳定。
4. 结论在本次实验中，我们成功设计了一个模8奇数分频器，实现了1/8分频。
实验结果表明，输入信号经过分频后，输出信号的频率比例为奇数，并且波形稳定，符合设计要求。
分频器设计实验报告
分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。
二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。
常见的分频器有偶数分频器和奇数分频器。
偶数分频器的实现相对简单，可以通过计数器来实现。
当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。
奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。
在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。
三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。
将计数器的时钟输入端连接到输入时钟信号。
将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。
将 D 触发器的输出端作为 4 分频器的输出。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。
（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。
第一个 D 触发器的输出作为第二个 D 触发器的输入。
通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。
五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。
分频器实验报告
分频器实验报告分频器实验报告引言：分频器是电子电路中常见的一种器件，它可以将输入信号的频率降低或提高到所需的频率范围内。
在本次实验中，我们将通过搭建一个简单的分频器电路来研究其工作原理和性能。
实验目的：1. 了解分频器的基本原理和工作方式；2. 掌握分频器的搭建方法；3. 研究不同参数对分频器性能的影响。
实验器材：1. 信号发生器；2. 电阻、电容、电感等被动元件；3. 示波器；4. 电源。
实验步骤：1. 搭建分频器电路：根据实验要求，选择合适的被动元件和电路拓扑，搭建分频器电路。
2. 连接信号发生器：将信号发生器的输出端与分频器电路的输入端相连。
3. 连接示波器：将示波器的探头分别连接到分频器电路的输入端和输出端。
4. 设置信号发生器：根据实验要求，设置信号发生器的频率和幅度。
5. 测试分频器性能：通过示波器观察分频器输入信号和输出信号的波形，并记录相关数据。
6. 改变参数：根据实验要求，逐步改变分频器电路中的参数，如电阻、电容、电感等，观察其对分频器性能的影响。
7. 分析实验结果：根据实验数据和观察结果，分析分频器的工作原理和性能特点。
实验结果：通过实验观察和数据记录，我们得到了以下实验结果：1. 分频器的工作频率范围：根据实验所用的被动元件和电路拓扑，我们确定了分频器的工作频率范围。
2. 分频比的变化：通过改变分频器电路中的参数，我们观察到了分频比的变化情况，并记录了相应的数据。
3. 分频器的输出波形：通过示波器观察，我们得到了分频器输出信号的波形，并分析了其特点。
讨论与分析：根据实验结果，我们可以得出以下结论：1. 分频器的工作原理：分频器通过改变输入信号的频率来实现频率的降低或提高。
2. 分频器的性能特点：分频器的性能受到电路拓扑和被动元件参数的影响，不同的参数设置会导致不同的分频比和输出波形。
结论：通过本次实验，我们深入了解了分频器的工作原理和性能特点。
分频器作为一种常见的电子电路器件，在通信、计算机等领域有着广泛的应用。
PLC实验报告分频器
院系电子信息工程系班级10电气(2) 姓名尤海学号107301240实验名称分频器的PLC编程实验日期2012.3.1 1 实验目的：（1）掌握PLC的输入端的电路连接；（2）运用CP1H系列PLC的基本指令编程实现分频功能；（3）进一步熟悉CX-Programmer的编程及调试；2 实验要求：二分频和四分频程序设计。
要求启动按钮按下后，1号指示灯（100.00）输出一周期为2s的对称方波，二号指示灯（100.01）输出一周期为4s的对称方波，按下停止按扭，输出停止。
3实验设备：计算机、CP1H40DT-D型号PLC、电源模块、开关板、连接线4 实验内容：两种不同方案编写分频梯形图程序；(1)方案1 UP指令梯形图时序图第 1 页共 3 页指导老师签名院系电子信息工程系班级10电气(2) 姓名尤海学号107301240实验名称分频器的PLC编程实验日期2012.3.1 语句表（2）方案二DIFU指令梯形图语句表时序图第 2 页共 3 页指导老师签名院系电子信息工程系班级10电气(2) 姓名尤海学号107301240实验名称分频器的PLC编程实验日期2012.3.1 五实验小结本次实验是PLC课第一次实验，通过十几课时的学习我基本掌握了PLC的一般结构，基本原理。
实验大致分为两部分：一是运用CX-Programmer的编程及调试；二是按照程序接线调试模拟运行；实验还算顺利，有问题通过同学间沟通得到了解决。
同组实验人员：尤海邵海兵第 3 页共 3 页指导老师签名院系电子信息工程系班级10电气(2) 姓名尤海学号107301240实验名称电动机正反转控制的PLC编程实验日期2012.3.81 实验目的：（1）掌握PLC的输入端的电路连接；（2）运用CP1H系列PLC的定时器和计数器指令编程实现电动机的正反转控制；（3）进一步熟悉CX-Programmer的编程及调试；2 实验要求：电动机正反转控制的程序设计。
数字信息技术实验分频器设计报告精品
实验名称：分频器设计实验时间：2015年3月17日上午实验人：一、实验项目分频器设计实验：利用QuatusII仿真实现分频器设计。
二、实验仪器及器件计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。
三、实验目的1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。
2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用Verilog HDL 或者VHDL 语言描述分频器的方法。
3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog和VHDL语言。
4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。
5、学会FPGA I/O引脚分配和实现过程。
四、实验要求及内容1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序，编译并仔细观察在实验板上的现象。
2、在QuatusII平台上进行波形仿真。
3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。
编写分频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波形。
五、实验原理分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。
在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。
偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。
奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。
实验报告1 简单分频器
课程名称：FPGA指导老师：_竺老师_______成绩：__________________实验名称：简单分频器的设计实验类型：_______同组学生姓名：__俞杰草______一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一．实验目的a)熟悉Xilinx ISE软件，学会设计，仿真，综合和下载。
b)熟悉实验板电路设定频率的方法。
二．实验内容根据实验板上晶振的输入频率50MHz，如果直接用这么高的时钟频率来驱动LED的闪烁，人眼将无法分辨。
因此本实验着重介绍如何通过分频计数器的方式将50MHz的输入频率降低为人眼可分辨的频率（10Hz以下），并在实验板的LED2~LED5上显示出来。
三．实验记录【实验现象】当将rst_n信号对应的开关拨下，led0熄灭，其他所有led亮。
当将rst_n信号对应的开关往上拨，有7盏led亮，1盏led灭，且灭的led从led0向led7，再跳回led0不断循环往复的移动。
【主要程序段分析】reg[22:0]cnt;always@(posedge clk)if(rst_n)cnt<=23'd0;else cnt<=cnt+1'b1;//带复位键的位宽为24位的分频计数器，以降低闪烁频率reg[7:0]led;always@(posedge clk)if(rst_n)led<=8'b00000001;//按键复位else if((cnt==23'h7fffff)&&(led==8'b10000000))led<=8'b00000001;//循环一周后从D5开始下一周的循环else if(cnt==23'h7fffff)led<=led<<1;//左移一位，右端补零assign led_d2=~led[2];assign led_d4=~led[4];assign led_d3=~led[3];assign led_d5=~led[5];assign led_d0=~led[0];assign led_d1=~led[1];assign led_d6=~led[6];assign led_d7=~led[7];四．实验思考题1.若要LED实现1Hz的闪烁频率，分频计数器应当如何改写。
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2：创建工程。
（1）建立新工程管理窗口。单击对话框第二栏右侧“···”按钮，找到文件夹d：\work\cnt10,选中已存盘文件cnt10.vhd，再单击“打开”按钮。
（2）将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮将与工程相关的所有VHDL文件都加入此工程。
（3）选择目标芯片。单击Next按钮，选择目标器件即EP3C5E144C8。
（2）输入源程序。打开QUARTUSⅡ，选择File-New命令。在新建窗口中的Design
File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入奇数分频器的程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
begin
process(clk,c1)
begin
ifrising_edge(clk) then
if(c1="110")then c1<="000";else c1<=c1+1;end if;
if(c1="001")then m1<=not m1;elsif (c1="100") then m1<=not m1;
（3）波形文件存盘。选择File→Save As，将以默认名为cnt10.vwf的波形文件存入文件夹d\work\cnt10中。
（4）将工程shift的端口信号节点选入波形编辑器中。
（5）编辑输入波形。
（6）启动仿真器。现在所有的设置进行完毕，选择Processing→Start Simulation命令，直到出现Simulation was successful,仿真结束。
实验内容与步骤：
一、实验内容：
学习VHDL文本输入设计流程，包括设计、输入、综合、适配、仿真测试和编程下载，并且在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器观察并记录其仿真波形 。
二、实验步骤：
奇数分频器的编译与仿真：
1：建立工作苦文件夹和编译设计文件。
（1）新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名cnt10。
if(c2="100") then c2<="000"; else c2<=c2+1;
endif;endif;
end process;
k1<="1" when c1="000" or c2="010" else "0";
endbhv;
仿真波形及结果：
实验总结：
通过本次试验，我基本掌握了QUARTUSⅡ开发环境的应用，熟练的建立文件、编译文件、以及工程仿真的整个流程和波形文件的建立和仿真。虽然在本次实验中遇到了一些问题，刚开始由于程序有错误不能编译成功，经过耐心的修改最终成功编译，但在波形仿真时由于延时冲突问题不能出现正确结果，又经过重新从编译开始有认真做了整个流程最终成功做完可控奇数分频器的实验。同时在实验基础上修改源程序和在次建立工程文件及修改波形图得到偶次分频及半整数次分频的仿真。在此次实验中我了解到做实验需要耐心、细心，不断地发现错误，认识理解错误，从而改正的过程。
endif;endif;
end process;
process(clk,c2) begin
iffalling_edge(clk) then
if(c2="110")then c2<="000";else c2<=c2+1;end if;
if(c2="001")then m2<=not m2;elsif (c2="100") then m2<=not m2;
（4）工具设置。
（5）结束设置。
3：半程编译。
编译前首先选择Processing→StartComplilation命令，启动半程编译。
4：时序仿真。
工程编译通过后
（1）打开波形编辑器。选择File→New命令，在新建窗口选择Vector Waveform File选项，单击OK按钮。
（2）设置仿真时间区域。
entity cnt10 is
port (clk: in std_logic;k_or,k1,k2: outstd_logic);
end;
architecturebhvof cnt10 is
signal c1,c2:std_logic_vector(2downto0);
signal m1,m2:std_logic;
endif;endif;
end process;
k1<=m1;k2<=m2;k_or<=m1 or m2;
endbhv;
(3) 文件存盘。选择File—Save as命令，找到已经建立的文件夹cnt10，存盘文件名应该与实体名一致，即cnt10.vhd。当出现问句“Do you want tocreat····”单击“是”按钮。
begin
process(clk,c1)
beginifrisFra bibliotekng_edge(clk) then
if(c1="100") then c1<="000"; else c1<=c1+1;
end if; end if;
end process;
process(clk,c2) begin
iffalling_edge(clk) then
useieee.std_logic_unsigned.all;
entity cnt25 is
port(clk:instd_logic;
k1:outstd_logic);
end;
architecturebhvof cnt25 is
signal c1,c2:std_logic_vector(2downto0);
洛阳理工学院实验报告
系部
计算机与信息工程系
班级
05
学号
B09050508
姓名
王卫云
课程名称
PLD原理与应用
实验日期
11.12
实验名称
分频器的设计
成绩
实验目的：
1、学习利用VHDL完成分频器的设计
2、在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器。
实验条件：
装有QUARTUSⅡ软件的电脑
end;
architecturebhvofcnt4is
signal c1:std_logic_vector(2downto0);
signal m1:std_logic;
begin
process(clk,c1)
begin
ifrising_edge(clk) then
if(c1="011") then c1<="000"; else c1<=c1+1;end if;
if(c1="001") then m1<=not m1;elsif(c1="011") then m1<=not m1;
end if; end if;
end process;
k1<=m1;
endbhv;
仿真波形及结果：
半整数次频源程序：
libraryieee;
use ieee.std_logic_1164.all;
（7）观察仿真结果。如下图：
奇数分频器的编译与仿真：
偶次分频与上述实验步骤一致。
源程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt4is
port(clk:instd_logic;
k1:outstd_logic);
（1）建立新工程管理窗口。单击对话框第二栏右侧“···”按钮，找到文件夹d：\work\cnt10,选中已存盘文件cnt10.vhd，再单击“打开”按钮。
（2）将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮将与工程相关的所有VHDL文件都加入此工程。
（3）选择目标芯片。单击Next按钮，选择目标器件即EP3C5E144C8。
（2）输入源程序。打开QUARTUSⅡ，选择File-New命令。在新建窗口中的Design
File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入奇数分频器的程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
begin
process(clk,c1)
begin
ifrising_edge(clk) then
if(c1="110")then c1<="000";else c1<=c1+1;end if;
if(c1="001")then m1<=not m1;elsif (c1="100") then m1<=not m1;
（3）波形文件存盘。选择File→Save As，将以默认名为cnt10.vwf的波形文件存入文件夹d\work\cnt10中。
（4）将工程shift的端口信号节点选入波形编辑器中。
（5）编辑输入波形。
（6）启动仿真器。现在所有的设置进行完毕，选择Processing→Start Simulation命令，直到出现Simulation was successful,仿真结束。
实验内容与步骤：
一、实验内容：
学习VHDL文本输入设计流程，包括设计、输入、综合、适配、仿真测试和编程下载，并且在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器观察并记录其仿真波形 。
二、实验步骤：
奇数分频器的编译与仿真：
1：建立工作苦文件夹和编译设计文件。
（1）新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名cnt10。
if(c2="100") then c2<="000"; else c2<=c2+1;
endif;endif;
end process;
k1<="1" when c1="000" or c2="010" else "0";
endbhv;
仿真波形及结果：
实验总结：
通过本次试验，我基本掌握了QUARTUSⅡ开发环境的应用，熟练的建立文件、编译文件、以及工程仿真的整个流程和波形文件的建立和仿真。虽然在本次实验中遇到了一些问题，刚开始由于程序有错误不能编译成功，经过耐心的修改最终成功编译，但在波形仿真时由于延时冲突问题不能出现正确结果，又经过重新从编译开始有认真做了整个流程最终成功做完可控奇数分频器的实验。同时在实验基础上修改源程序和在次建立工程文件及修改波形图得到偶次分频及半整数次分频的仿真。在此次实验中我了解到做实验需要耐心、细心，不断地发现错误，认识理解错误，从而改正的过程。
endif;endif;
end process;
process(clk,c2) begin
iffalling_edge(clk) then
if(c2="110")then c2<="000";else c2<=c2+1;end if;
if(c2="001")then m2<=not m2;elsif (c2="100") then m2<=not m2;
（4）工具设置。
（5）结束设置。
3：半程编译。
编译前首先选择Processing→StartComplilation命令，启动半程编译。
4：时序仿真。
工程编译通过后
（1）打开波形编辑器。选择File→New命令，在新建窗口选择Vector Waveform File选项，单击OK按钮。
（2）设置仿真时间区域。
entity cnt10 is
port (clk: in std_logic;k_or,k1,k2: outstd_logic);
end;
architecturebhvof cnt10 is
signal c1,c2:std_logic_vector(2downto0);
signal m1,m2:std_logic;
endif;endif;
end process;
k1<=m1;k2<=m2;k_or<=m1 or m2;
endbhv;
(3) 文件存盘。选择File—Save as命令，找到已经建立的文件夹cnt10，存盘文件名应该与实体名一致，即cnt10.vhd。当出现问句“Do you want tocreat····”单击“是”按钮。
begin
process(clk,c1)
beginifrisFra bibliotekng_edge(clk) then
if(c1="100") then c1<="000"; else c1<=c1+1;
end if; end if;
end process;
process(clk,c2) begin
iffalling_edge(clk) then
useieee.std_logic_unsigned.all;
entity cnt25 is
port(clk:instd_logic;
k1:outstd_logic);
end;
architecturebhvof cnt25 is
signal c1,c2:std_logic_vector(2downto0);
洛阳理工学院实验报告
系部
计算机与信息工程系
班级
05
学号
B09050508
姓名
王卫云
课程名称
PLD原理与应用
实验日期
11.12
实验名称
分频器的设计
成绩
实验目的：
1、学习利用VHDL完成分频器的设计
2、在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器。
实验条件：
装有QUARTUSⅡ软件的电脑
end;
architecturebhvofcnt4is
signal c1:std_logic_vector(2downto0);
signal m1:std_logic;
begin
process(clk,c1)
begin
ifrising_edge(clk) then
if(c1="011") then c1<="000"; else c1<=c1+1;end if;
if(c1="001") then m1<=not m1;elsif(c1="011") then m1<=not m1;
end if; end if;
end process;
k1<=m1;
endbhv;
仿真波形及结果：
半整数次频源程序：
libraryieee;
use ieee.std_logic_1164.all;
（7）观察仿真结果。如下图：
奇数分频器的编译与仿真：
偶次分频与上述实验步骤一致。
源程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt4is
port(clk:instd_logic;
k1:outstd_logic);