多通道高速数据采集板的设计

2021,36(2)电子信息对抗技术Electronic Information Warfare Technology㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05收稿日期:2020-05-27;修回日期:2020-06-24基金项目:国家自然科学基金资助项目(61701455)作者简介:刘宁宁(1984 ),女,硕士,工程师;王传根(1986 ),男,硕士,工程师;王乐(1984 ),男,硕士,工程师;刘长江(1978 ),男,硕士,高级工程师;刘静娴(1983 ),女,博士,高级工程师㊂基于JESD204B 协议的多通道高速采集系统设计刘宁宁1,王传根1,王㊀乐2,刘长江1,刘静娴1(1.电子信息控制重点实验室,成都610036;2.西安思丹德信息技术有限公司,西安710077)摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连,传输速率相对LVDS 每对线提升约10倍,降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议,设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路,并包含了时钟锁相电路㊁DDR3等外围电路,最高支持2700MSPS 采样率,可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ;多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019A System Design of Multi -Channel Data Sampling Based on JESD 204BLIU Ningning 1,WANG Chuangen 1,WANG Le 2,LIU Changjiang 1,LIU Jingxian 1(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and pared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR31㊀引言随着现代电子技术及信号处理技术的高速发展,高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加,并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布线面积大㊁成本高等问题[1]㊂因此,用于数据转换器的JESD204高速串行接口标准应运而生㊂本文基于JESD204B 协议接口,提出了一种多通道高速数据采集系统的设计方法,可实现多通道同步及高精度的数据采集㊂2㊀JESD204B 协议简介㊀㊀JESD204B 接口标准最早由JEDEC 国际组织38刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@推出,它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能,并且最高传输速度高达12.5Gbit/s㊂与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及为保证正确采样的设计难度㊂同时,高速串行接口采用时钟恢复技术,通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步,降低了采样窗的设计难度㊂此外,采用JESD204B接口协议的数据转换器引脚数量减少,从而实现更小封装㊁更短布线以及更低的整体系统成本[3],并且FPGA货架产品支持该协议接口,因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂表1㊀JESD204B与传统接口比较接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类:子类0(Subclass0)不支持确定性延时,用于兼容JESD204A标准;子类1(Subclass1)引入外部参考信号SYSREF来确定延时,并且该参考信号为采样时序提供了一个系统级基准,针对工作在500MS/s及其之上的转换器;子类2(Subclass2)通过同步信号SYNC来确定延时,同时同步信号SYNC作为整个系统的时序基准,针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式,如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂3㊀系统结构框图及指标要求㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统,硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成,系统结构框图如图1所示㊂图1㊀系统结构框图系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5],根据应用需求,其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂根据技术指标要求,系统的主要设计指标如表2所示㊂表2㊀设计指标要求指标名称指标要求采样率最高2700MSPS通道数4通道AD饱和功率3dBm单音动态范围优于50dBc有效位(ENOB)不小于8bit瞬时带宽1000MHz4㊀系统设计实现4.1㊀系统时钟产生及实现系统采用LMK04828作为时钟管理模块的核心电路,其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环,其环路滤波器的带宽设计为420Hz,窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环,其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在48电子信息对抗技术·第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计2920~3080MHz 范围内的频率[5]㊂图2㊀LMK04828双锁相环功能框图根据前面的讨论,JESD204B 协议的Sub-class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案,这三种方案分别对应了LMK04828的三种SESREF 输出形式,分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验,本设计选择了External SESREF request,即在收到FPGA 发送过来的同步信号SYNC 后,LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂根据系统的功能需求,设计了系统时钟树,其详细设计框图如图3所示㊂图3㊀系统时钟树设计框图4.2㊀支持JESD204B 的ADC 介绍ADC12J2700是一款单通道12位㊁2.7GSPS模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc,有效位(ENOB)不小于8bit,能够很好地满足系统的指标要求㊂ADC12J2700支持JESD204B 协议,采用8-Lane 模式,其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理,包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码,加入了控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器,在物理层,将数据转换为8路高速串行差分信号输出[6]㊂图4㊀JESD 204B 各层功能框图4.3㊀ADC 主要接口电路设计ADC 主要接口电路包括ADC 前端调理电路㊁ADC 采样时钟相关接口电路及ADC 与FPGA的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路,在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连,主要完成ADC 各项寄存器的配置,如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连,采用8-Lane 的设计模式,通过8b /10b 编码,本系统中,单个Lane 的最高传输速率为4500Mbps㊂58刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@126.com图5㊀主要接口电路设计框图4.4㊀接收通道同步设计本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示㊂图6㊀多通道同步设计方案在系统设计时,主要通过以下几个方面来保证多通道同步性:通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线,利用JESE204B 协议保证同步设计;在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号,来源于同一片LMK04828,结合PCB 等长布线,可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂JESD204B 系统中确定性延时的精度和可靠性与Device Clock 和SYSREF 的关系有关,这就需要对SYSREF㊁SYNC 信号与Device Clock 之间的关系进行约束[7]㊂其中SYSREF 信号的产生必须满足两个条件:相对于Device Clock 有足够的建立以及保持时间,并且需要以适当的频率运行㊂SYSREF 可以为连续或间歇周期信号,其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率,本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定,其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂f LMFC =f BITRATE10ˑK ˑF ˑn (1)f SYSREF =f LMFC2N,N =0,1,2,(2)5㊀FPGA 软件设计㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件,数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽,所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程㊂图7㊀软件处理流程图ADC 采样数据在硬件上直接使用FPGA 的GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送68电子信息对抗技术㊃第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输,其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模式,采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查,单链路数据速率为4500Mbps,参考时钟设置为125MHz,Subclass1工作模式㊂上电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS,并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿将所有通道的采样数据同时读出,从而实现数据同步传输㊂6㊀测试结果与分析㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连,并在FPGA 内部进行数据处理和检测㊂所以,本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标㊂图8㊀ADC 采集原始数据把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱,计算出无杂散动态和信噪比,测试结果如图9所示㊂由频谱数据分析知,在常温工作条件下,信号的性能可满足系统提出的指标要求㊂图9㊀输入信号的频谱响应图7㊀结束语㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路,并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析,并对系统的功能进行了测试和验证㊂就测试结果来看,该系统满足设计指标要求,可实现大动态㊁高精度的数据采集㊂通过应用扩展,可实现多板卡间的多通道数据同步采集,可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:[1]㊀焦喜香,吴兵,李武建,等.基于JESD204B 协议的高速雷达数字接收机设计[J].信息通信,2016(6):42-44.[2]㊀周典淼,徐晖,陈维华,等.基于JESD204B 协议的数据传输接口设计[J].电子科技2015,28(10):53-60.[3]㊀JONATHAN H.了解JESD204B 链路参数[J].中国电子商情,2014(10):17-19.[4]㊀JEDEC.SerialInterfaceforDataConvertersJESD204B[S].Arlington:JEDEC,2011.[5]㊀Texas Instruments Inc.LMK0482x Data Sheet [M /OL]..[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /OL]..[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.AJESD204B -Compliant Architecture for Remote andDeterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.78。

doi: 10.11857/j.issn.1674-5124.2018120088ADS1262多通道数据采集系统设计徐聪辉1,2， 李 彩1， 张振昭1(1. 中国科学院南海海洋研究所 热带海洋环境国家重点实验室，广东 广州 510301; 2. 中国科学院大学，北京 100049)摘　要: 为配合高灵敏度硅光电倍增管实现10°~170°范围17个角度水体体散射函数及衰减系数的宽动态范围、高灵敏度同步测量，设计一种基于10通道32 bits 模数转换器ADS1262和STM32系列单片机的20通道数据采集系统，结合体散射函数测量的具体应用需求及ADS1262自身的结构功能特点，介绍数据采集系统的硬件结构及软件设计，并对ADS1262的滤波模式、采样速率进行实验优化选择。

实验结果表明：ADS1262采用1 200 S/s 、sinc3滤波模式配置时，完成20通道A/D 转换频率可达10 Hz ，ADS1262有效位可达23 bits 。

单通道2.5 S/s 采样速率，sinc4滤波模式下，有效位数可达26 bits 。

整套系统具有高精度、低功耗、小体积、高可移植性等特点，适用于各种宽动态范围模拟信号的量化处理及存储。

关键词: 数据采集系统; 体散射函数; ADS1262; STM32; 多通道中图分类号：TN911 文献标志码: A 文章编号: 1674–5124(2019)09–0112–06Design of multi-channel data acquisition system based on ADS1262XU Conghui 1,2, LI Cai 1, ZHANG Zhenzhao 1(1. State Key Laboratory of Tropical Oceanography, South China Sea Institute of Oceanology, Chinese Academy of Science, Guangzhou 510301, China; 2. University of Chinese Academy of Sciences, Beijing 100049, China)Abstract : To combine with the silicon photomultiplier and simultaneously measure the volume scattering function(VSF) of water in seventeen directions between 10°~170° and the attenuation coefficient with wide dynamic range and high sensitivity, a 20-channel self-contained data acquisition system based on ADS1262-the10-channel 32-bits digital-to-analog converter and STM32 MCU was designed. According to the specific application requirements in VSF measurement and the functional characteristics of ADS1262, the primary structures of the system hardware and software of this data acquisition system were introduced, and the filtering mode and sampling rate of ADS1262 were studied and optimized. The experimental results showed that the sampling frequency and effective bits of 20-channel A/D conversion can reach 10 Hz and 23 bits respectively when ADS1262 is configured with 1200 S/s and sinc3 filtering mode, and the effective bits can reach 26 bits when the filtering mode is sinc4 and the sampling rate is 2.5 S/s. This system has some specific characteristics, such as high precision, small volume, low power, preferable transportability etc. The system收稿日期: 2018-12-21；收到修改稿日期: 2019-03-28基金项目: 国家自然科学基金（41176083，41576030）；广州市科技计划重点项目（201707020023）；热带海洋环境国家重点实验室自主研究项目（LTOZZ1602）作者简介: 徐聪辉（1993-），男，黑龙江哈尔滨市人，硕士研究生，专业方向为海洋光学技术、光学仪器。

NI采集卡的多通道不同功能采集的配置操作方法1. 打开NI采集卡的配置软件：首先需要打开NI采集卡对应的配置软件，例如NI-DAQmx或者LabVIEW，这些软件提供了图形化界面和API 接口来配置和控制采集卡。

2.确定采集通道数目：在软件界面上，需要确定采集的通道数目，即同时采集的信号源数量。

根据具体应用需求，可以选择多通道采集配置。

3.配置采集参数：针对每个通道，需要配置采集参数，例如采样率、量程、触发模式等。

采样率是指每秒采样的次数，量程是指信号的幅度范围，触发模式是指启动采集的条件。

4.设定物理连接：将各个信号源与采集卡的输入端口进行物理连接。

通常，使用BNC线缆将信号源连接到采集卡的输入通道。

5.配置数据存储方式：在采集卡配置软件中，可以选择数据存储的方式。

可以选择将数据保存在计算机的硬盘中，或者直接存储在采集卡的内存中。

6.设置数据处理功能：如果需要对采集到的数据进行进一步的处理，可以在配置软件中设置数据处理功能。

例如，可以选择进行滤波、数字信号处理、实时显示等操作。

7.验证配置：在完成配置后，可以进行配置的验证。

可以通过软件提供的测试功能，发送一个已知的测试信号，并观察是否能够正确采集到该信号。

8.启动采集：完成配置后，可以启动采集操作。

可以通过配置软件提供的开关按钮或者编程接口来启动采集操作。

一旦启动，采集卡将开始按照配置的参数进行数据采集。

9. 数据后处理：采集完数据后，可以进行数据后处理操作。

可以使用MATLAB、LabVIEW等软件进行数据分析、图像显示等。

总结：NI采集卡的多通道不同功能采集的配置操作方法包括打开配置软件、确定通道数目、配置采集参数、物理连接、配置数据存储方式、设置数据处理功能、验证配置、启动采集和数据后处理。

通过这些步骤，可以正确配置NI采集卡以满足不同应用的需求。

㊀２０２１年㊀第２期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２１㊀Ｎｏ．２㊀基金项目：浙江省自然科学基金项目（ＬＹ１７Ｆ０１００１２）收稿日期：２０２０－０１－１７多通道采集器的设计范㊀威，楼喜中，邢国鹏，辛崇丰，全大英（中国计量大学信息工程学院，浙江省电磁波信息技术与计量检测重点实验室，浙江杭州３１００１８）㊀㊀摘要：为了满足声呐与语音信号处理中对多通道信号同步采集和采样率可变的应用需求，提出了一种基于高性能现场可编程逻辑门阵列（ＦＰＧＡ）的多通道采集器㊂该采集器使用ＦＰＧＡ作为控制器件进行模块化设计，采用２４颗高精度模数转换器（ＡＤＣ）ＡＤ７７６８，并结合上位机控制数据采集和数据处理，实现采样率可变的１９２通道并行数据采集功能㊂实验测试表明，该采集器同步性能优于２５ｎｓ，采样率可通过上位机配置切换，数据记录速率高达１９６ＭＢ／ｓ㊂关键词：多通道；同步采集；采样率；现场可编程逻辑门阵列；模数转换器；有效位数中图分类号：ＴＮ９８㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２１）０２－００４１－０６ＤｅｓｉｇｎｏｆＭｕｌｔｉ⁃ｃｈａｎｎｅｌＡｃｑｕｉｓｉｔｉｏｎＤｅｖｉｃｅＦＡＮＷｅｉ，ＬＯＵＸｉ⁃ｚｈｏｎｇ，ＸＩＮＧＧｕｏ⁃ｐｅｎｇ，ＸＩＮＣｈｏｎｇ⁃ｆｅｎｇ，ＱＵＡＮＤａ⁃ｙｉｎｇ（ＣｏｌｌｅｇｅｏｆＩｎｆｏｒｍａｔｉｏｎＥｎｇｉｎｅｅｒｉｎｇ，ＣｈｉｎａＪｉｌｉａｎｇＵｎｉｖｅｒｓｉｔｙ，ＫｅｙＬａｂｏｒａｔｏｒｙｏｆＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＷａｖｅＩｎｆｏｒｍａｔｉｏｎＴｅｃｈｎｏｌｏｇｙａｎｄＭｅｔｒｏｌｏｇｙｏｆＺｈｅｊｉａｎｇＰｒｏｖｉｎｃｅ，Ｈａｎｇｚｈｏｕ３１００１８，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｍｅｅｔｔｈｅｒｅｑｕｉｒｅｍｅｎｔｏｆｓｏｎａｒａｎｄｓｐｅｅｃｈｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇｆｏｒｍｕｌｔｉ⁃ｃｈａｎｎｅｌｓｉｇｎａｌｓｙｎｃｈｒｏｎｏｕｓａｃ⁃ｑｕｉｓｉｔｉｏｎａｎｄｖａｒｉａｂｌｅｓａｍｐｌｉｎｇｒａｔｅ，ａｍｕｌｔｉ⁃ｃｈａｎｎｅｌａｃｑｕｉｓｉｔｉｏｎｄｅｖｉｃｅｂａｓｅｄｏｎｈｉｇｈ⁃ｐｅｒｆｏｒｍａｎｃｅｆｉｅｌｄ⁃ｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙｗａｓｐｒｏｐｏｓｅｄ．Ｔｈｅａｃｑｕｉｓｉｔｉｏｎｄｅｖｉｃｅｗａｓｍｏｄｕｌａｒ⁃ｄｅｓｉｇｎｅｄ，ｕｓｉｎｇＦＰＧＡａｓｔｈｅｃｏｎｔｒｏｌｌｅｒ，ａｄｏｐｔｉｎｇ２４ｈｉｇｈｒｅｓｏｌｕｔｉｏｎａｎａｌｏｇ⁃ｔｏ⁃ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒｓＡＤ７７６８，ａｎｄｅｍｐｌｏｙｉｎｇａｈｏｓｔｃｏｍｐｕｔｅｒｔｏｃｏｎｔｒｏｌｄａｔａａｃｑｕｉｓｉｔｉｏｎａｎｄｄａｔａｐｒｏｃｅｓｓｉｎｇ，ｔｈｕｓｔｈｅｃａｐａｂｉｌｉｔｙｏｆ１９２－ｃｈａｎｎｅｌｐａｒａｌｌｅｌｄａｔａａｃｑｕｉｓｉｔｉｏｎｗｉｔｈａｖａｒｉａｂｌｅｓａｍｐｌｉｎｇｒａｔｅｗａｓａｃｈｉｅｖｅｄ．Ｅｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｓｈｏｗｔｈａｔｔｈｅａｃｑｕｉｓｉｔｉｏｎｄｅｖｉｃｅ＇ｓｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｉｓｂｅｔｔｅｒｔｈａｎ２５ｎｓ，ｔｈｅｓａｍｐｌｉｎｇｒａｔｅｃａｎｂｅｃｏｎｆｉｇｕｒｅｄｏｒｓｗｉｔｃｈｅｄｂｙｔｈｅｈｏｓｔｃｏｍｐｕｔｅｒ，ａｎｄｔｈｅｄａｔａｒｅｃｏｒｄｉｎｇｒａｔｅｉｓｕｐｔｏ１９６ＭＢ／ｓ．Ｋｅｙｗｏｒｄｓ：ｍｕｌｔｉ⁃ｃｈａｎｎｅｌ；ｓｙｎｃｈｒｏｎｏｕｓａｃｑｕｉｓｉｔｉｏｎ；ｓａｍｐｌｉｎｇｒａｔｅ；ＦＰＧＡ；ａｎａｌｏｇ⁃ｔｏ⁃ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ；ＥＮＯＢ０㊀引言在声呐和语音信号处理设备的科学实验㊁研发㊁生产和应用中，多通道采集器扮演着重要的角色，用于实验室和外场数据采集㊁设备中性能评估和设备检验检定等㊂根据声呐和语音信号处理的特点，采集器的采集通道数一般达到几十个甚至一百个以上，语音信号和声呐的频率范围在３Ｈｚ ９７ｋＨｚ之间㊂为了满足上述要求，文献［１］设计的搭载于自主无人航行器的多波束声呐接收系统，选用１６ｂｉｔ模数转换器ＡＤ７６５７，实现了最高采样率为２５０ＫＳＰＳ的１０８通道同步数据采集；文献［２］设计的多通道采集检测系统应用１６ｂｉｔＡＤＣ芯片ＡＤ７６０６，实现了在强噪声环境下采样率为１００ＫＳＰＳ的１２８通道并行实时数据采集功能㊂采集器除了通道数及采样率的要求外，还应考虑到采集器对于通道一致性㊁存储带宽和处理实时性的需求［３－５］㊂采集器的主控芯片可以在单片机㊁ＤＳＰ和ＦＰＧＡ芯片中选取㊂ＦＰＧＡ与单片机和ＤＳＰ对比，具有工作时钟频率高㊁高集成度㊁实时性强㊁丰富的内部逻辑资源且易于编程和研发周期短等很多优势［６－８］㊂采集器的采样精度和采样率取决于硬件设计所采用的ＡＤＣ芯片，在ＡＤＣ芯片选择的时候，需要在采样率㊁采样精度和复杂度之间折中㊂本系统采用高性能ＦＰＧＡ和高集成度的ＡＤＣ，设计通道数为１９２个㊁最高采样率为２５６ＫＳＰＳ㊁采样精度为２４ｂｉｔ的多通道信号采集器㊂该采集器能够同步采集声呐或语音信号，存储到存储板或者从主控板输出以完成进一步的分析和处理㊂１㊀总体设计多通道采集器的总体架构如图１所示㊂设备主要由采集板㊁存储板㊁主控板和标准６ＵＶＰＸ背板组成㊂将２个硬件上完全一致的９６通道采集板配置成主和㊀㊀㊀㊀㊀４２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＦｅｂ．２０２１㊀图１㊀采集器系统总体架构从采集板组合的方式，实现最多１９２通道的信号采集㊂主从采集板间通过ＳＲＩＯ和控制线ＧＰＩＯ接口进行通信㊂存储板用于存储采集数据，采集板采集的数据通过ＰＣＩｅ高速接口传输到存储板㊂主控板实现音频信号采集和上位机功能㊂上位机控制音频信号采集和采样率变换，并完成设备管理和存储管理㊂２㊀硬件设计基于多通道采集器的总体架构，采用高性能ＦＰＧＡ和高精度ＡＤＣ器件并结合ＡＮＳＩ标准ＦＭＣ（ＦＰ⁃ＧＡｍｅｚｚａｎｉｎｅｃａｒｄ）载板与子卡互联结构，设计多通道采集器的硬件平台㊂２．１㊀硬件实现采集板设计为９６通道，系统采用主㊁从２块采集板实现１９２路同步采集㊂采集板采用标准６ＵＦＭＣ采集载板加双宽度ＦＭＣ子卡组合的模块化设计，以实现高集成度和模块通用化㊂６ＵＦＭＣ采集载板实现信号调理和模数转换等功能；ＦＭＣ子卡实现数字信号处理㊁数据传输和数据缓存等功能㊂采集载板根据功能划分为９６通道输入信号接口㊁信号调理单元㊁１２颗ＡＤＣ芯片㊁时钟单元和同步单元等㊂图２给出了采集载板的硬件原理框图㊂图２㊀采集载板硬件框图图３为采集载板硬件原型实物图㊂ＦＭＣ子卡根据功能划分为电源㊁时钟单元㊁Ｆｌａｓｈ模块和ＤＤＲ３数据存储单元等㊂ＦＭＣ子卡主控芯片选用Ｋｉｎｔｅｘ－７系列ＦＰＧＡＸＣ７Ｋ４１０Ｔ；ＤＤＲ３采用ＭＴ４１Ｊ５１２Ｍ８ＲＡ颗粒，总容量为２ＧＢ，最高存取速率图３㊀采集载板硬件原型实物支持１６００ＭＴ／ｓ，主要用于采集数据的高速缓存；Ｆｌａｓｈ模块采用ＮＯＲＦｌａｓｈ芯片ＭＴ２５ＱＬ２５６ＡＢＡ，用于固化和加载ＦＰＧＡ中ｂｉｔ镜像程序㊂图４为ＦＭＣ子卡硬件实现框图㊂图４㊀ＦＭＣ子卡硬件框图图５为ＦＭＣ子卡硬件原型实物图㊂图５㊀ＦＭＣ子卡原型实物２．２㊀信号调理电路设计信号调理电路包括直流隔离㊁单端转差分㊁衰减和ＡＤＣ接口匹配，用于系统的信号处理和阻抗变换等㊂信号调理电路框图如图６所示㊂图６㊀信号调理电路原理框图图６中，系统输入信号频率为３Ｈｚ ９７ｋＨｚ，需经㊀㊀㊀㊀㊀第２期范威等：多通道采集器的设计４３㊀㊀直流隔离以防止直流偏置在电路中的干扰㊂ＡＤＣ芯片输入信号要求是差分输入，需将单端信号进行差分处理㊂外部输入信号电压范围为０ ２０Ｖ，而ＡＤＣ芯片支持的单端输入信号电压范围为０ ５Ｖ，因此将单端信号进行４倍衰减，以满足ＡＤＣ芯片输入信号电压范围的需求㊂另外，需进行ＡＤＣ接口适配，以满足ＡＤＣ芯片输入高阻的要求㊂２．３㊀采样电路设计由于信号的带宽近１００ｋＨｚ，基于工程实现考虑选择２５６ｋＨｚ的最高采样率；综合考虑性能㊁集成度和成本，选用８通道ＡＤＣ芯片ＡＤ７７６８㊂ＡＤ７７６８的高集成度，降低了所需的ＰＣＢ布局面积㊂采集单板采用１２颗ＡＤＣ芯片实现９６通道采集㊂根据ＡＤＣ芯片每通道单端输入信号范围为０ ５Ｖ，将基准参考电压设定为５Ｖ㊂图７给出了ＡＤＣ芯片的详细电路设计㊂图７㊀ＡＤ７７６８配置电路设计２．４㊀时钟和同步电路设计同步采集要求各ＡＤＣ的时钟和同步信号完全同源，以实现多通道同步采集㊂２．４．１㊀时钟分配电路主采集板选择３２．７６８ＭＨｚ或２４．５７６ＭＨｚ的参考时钟，该时钟通过高性能超低抖动缓冲器ＬＭＫ００１０５后输出４路为主㊁从采集板提供时钟，主㊁从采集板再分别采用低抖动缓冲器ＣＤＣＬＶＣ１１１２输出１２路为所有ＡＤＣ芯片提供ＭＣＬＫ（主时钟）㊂同源时钟设计框图如图８所示㊂图８㊀时钟同源设计框图在图８中，ＬＭＫ００１０５芯片输出偏斜为６ｐｓ；时钟在ＰＣＢ等长布线设计中，误差不超过３００ｍｉｌ，约为５０ｐｓ的延迟误差；ＣＤＣＬＶＣ１１１２最大输出偏斜为５０ｐｓ㊂由此可知，时钟的总延迟误差约为１０６ｐｓ㊂２．４．２㊀同步信号分配电路主采集板中ＡＤＣ１产生同步信号ＳＹＮＣ＿ＯＵＴ，该同步信号通过ＣＤＣＬＶＣ１１０４输出２路为主㊁从采集板提供同步信号，主㊁从采集板再分别采用ＣＤＣＬＶＣ１１１２输出１２路为所有ＡＤＣ芯片提供同步信号㊂同步信号同源设计框图如图９所示㊂图９㊀同步信号同源设计框图在图９中，ＣＤＣＬＶＣ１１０４和ＣＤＣＬＶＣ１１１２输出的最大偏斜为５０ｐｓ；同步信号在ＰＣＢ等长布线设计中，误差小于６００ｍｉｌ，约为１００ｐｓ的延迟误差㊂在同步信号同源电路中，可计算得到同步信号的最大延迟误差约为２００ｐｓ㊂２．５㊀ＦＭＣ子卡设计ＦＭＣ子卡中ＦＰＧＡ的Ｉ／Ｏ引脚数为９００，其中可用的普通Ｉ／Ｏ引脚数约３５０，另有高速接口ＧＴｘ１６ｘ㊂而单个ＡＮＳＩ５７．１－２００８标准的ＨＰＣ（多管脚数）ＦＭＣ支持４对标准时钟管脚㊁８０对标准差分管脚或者１６０个单端管脚㊁２对高速时钟管脚以及２０对高速差分管脚㊂合理安排ＦＰＧＡ与ＦＭＣ接口的连线后，ＦＰＧＡ的引脚连线分配如图１０所示㊂ＦＭＣ标准将子卡ＦＰＧＡ与载板Ｉ／Ｏ口分离设计，简化了ＦＰＧＡ接口电路设计，更好地实现系统的通用性和灵活性，且该设计支持高速口ＰＣＩｅ和ＳＲＩＯ通信㊂３㊀软件设计采集器软件主要包括采集板间ＳＲＩＯ数据传输㊁㊀㊀㊀㊀㊀４４㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＦｅｂ．２０２１㊀图１０㊀ＦＭＣ与ＦＰＧＡ的连线设计ＤＤＲ３数据缓存和上位机软件㊂运行于采集板的软件设计为主从板兼容的形式，能够自动识别工作的模式，进而实现代码的可重用和可移植㊂设备工作时，通过ＶＰＸ背板连线的管脚信息判断是主９６通道还是从９６通道采集板，主采集板ＳＲＩＯ配置为接收数据模式，从采集板ＳＲＩＯ配置为发送数据模式㊂ＤＤＲ３高速缓存主从板采集数据，上位机通过ＰＣＩｅ接口控制数据采集和数据处理㊂３．１㊀采集数据传输机制采用的ＡＤＣ芯片ＡＤ７７６８支持八通道同步采集，采集数据的精度为２４ｂｉｔ，最高位为符号位㊂为了方便上位机处理数据，软件设计中对每个采样点通过符号位扩展的方式，将采样数据由原本的２４ｂｉｔ位宽扩展成３２ｂｉｔ，故一颗ＡＤＣ芯片在每个采样时刻输出８个３２ｂｉｔ数据㊂设计使用ＦＩＦＯ作为缓冲区缓存采集数据㊂如图１１所示，从采集板每颗ＡＤＣ芯片对应一个命名为ＦＩＦＯ０的缓冲区，每个缓冲区的读写数据的位宽为２５６ｂｉｔ㊂主采集板建立１２个命名为ＦＩＦＯ１的ＦＩＦＯ缓冲区对传输得到的从采集板采集数据进行缓存，主㊁从采集板之间通过ＳＲＩＯ接口完成ＦＩＦＯ０到ＦＩＦＯ１缓冲区数据传输㊂主㊁从采集板间数据传输设计如图１１所示㊂图１１㊀采集板间数据传输设计２块采集板ＦＰＧＡ之间通信采用５ＧｂｐｓＳＲＩＯ４ｘ进行通信㊂实测ＳＲＩＯ４ｘ接口的传输速率为１．２ＧＢ／ｓ，而从采集板的最大采集数据速率约为９６ＭＢ／ｓ㊂ＳＲＩＯ４ｘ接口传输速率超过从采集板数据采集速率，可以满足采集数据传输的需求㊂３．２㊀采集数据存储为了满足１９２通道同时工作的需求，软件中主采集板一共设计２４个命名为ＦＩＦＯ２的ＦＩＦＯ缓冲区缓存采集数据，通过软件配置使能需要使用的ＦＩＦＯ２㊂主从采集板一起工作时，从采集板的采集数据按照时序通过ＳＲＩＯ接口送到主采集板，主采集板将２块采集板的采集数据整理好并缓存在主采集板的ＤＤＲ３中，当ＤＤＲ３缓存的数据量大于等于１ＭＢ时，上位机开启ＰＣＩｅ的ＤＭＡ读数据通道，读取这１ＭＢ数据后关闭读数据通道，等待ＤＤＲ３缓存数据量再次达到１ＭＢ时重复以上步骤㊂同时上位机将数据连续存入存储板或作进一步处理㊂１９２通道采集数据存储设计如图１２所示㊂图１２㊀采集数据存储设计图１２中，当设备１９２通道全部开启时，系统最大的并行采集速率约为９２ＭＢ／ｓ，而ＤＤＲ３实际的读写速率为１０ＧＢ／ｓ㊂可知，实时采集数据速率远远小于ＤＤＲ３的读写速率，即ＤＤＲ３性能满足系统实时缓存采集数据的要求㊂采用的高性能ＦＰＧＡ芯片ＸＣ７Ｋ４１０Ｔ支持Ｇｅｎ２ＰＣＩｅ４ｘ接口，ＰＣＩｅ４ｘ接口传输速率为２ＧＢ／ｓ，故采用ＰＣＩｅ４ｘ接口传输满足系统最大的并行采集数据速率要求㊂ＰＣＩｅ接口通信有２种模式：采集板与上位机之间数据批量传输采用ＰＣＩｅ的ＤＭＡ通信模式；而对于上位机与采集板之间控制信号的接收和下发，采用ＰＣＩｅ的读写寄存器通信模式㊂４㊀实验信号源为采集板提供输入信号，上位机通过ＰＣＩｅ控制系统采样率并控制处理采集数据，采集板采集的数据通过ＰＣＩｅ保存到存储板，ＵＳＢ从主控板中导出采集数据，在调试ＰＣ利用ＭＡＴＬＡＢ分析采集器的性能㊂用于采集器性能测试的实验系统如图１３所示㊂㊀㊀㊀㊀㊀第２期范威等：多通道采集器的设计４５㊀㊀图１３㊀采集器性能测试实验系统４．１㊀采集功能验证４．１．１㊀采集板数据采集功能测试按图１３搭建实验系统，配置采集器正常采集数据，通过ＦＰＧＡ调试实时采集数据㊂采用Ｖｉｖａｄｏ２０１７．４ＩＬＡ抓取２块采集板ＡＤＣ数据采集时序，其中ｍａｓｔｅｒ＿ｆｌａｇ为１是主９６通道采集板，ｍａｓｔｅｒ＿ｆｌａｇ为０是从９６通道采集板㊂２块采集板的数据采集时序如图１４所示㊂图１４㊀采集板数据采集时序从图１４可以看出主从采集板能够正常采集数据㊂进一步通过比较主从采集板间硬件连接的同步信号，可以发现两板实现了同步采集㊂４．１．２㊀上位机采集测试启动设备，打开如图１５所示的上位机软件㊂图１５中，实测数据记录速率为１９６ＭＢ／ｓ，与１９２通道数据最大并行采集速率一致㊂系统选取了ＡＤＣ的４种抽取工作模式，再结合ＦＰＧＡ控制ＡＤＣ所处的ＰＩＮ模式并选择ＡＤＣ芯片的ＭＣＬＫ频率，能够实现采样率在图１５㊀系统上位机采集测试界面２５６㊁１９２㊁１２８㊁９６㊁６４㊁４８㊁３２㊁２４ＫＳＰＳ之间的任意改变㊂４．２㊀采集精度测试信号源ＳＭＡ１００Ｂ提供输入信号１ｋＨｚ正弦波，任意选择ＡＤＣ芯片ＡＤ７７６８的一个通道，在采样率为２５６ＫＳＰＳ下采集数据，导出数据后得到如图１６所示的信号频谱㊂（ａ）没有加滤波器的频谱（ｂ）加滤波器的频谱图１６㊀ＡＤ７７６８采集获得的频谱图１６中，有效位数（ＥＮＯＢ）和信纳比（ＳＩＮＡＤ，单位ｄＢｃ）的关系由ＥＮＯＢ＝（ＳＩＮＡＤ－１．７６３）／６．０２（ｂｉｔｓ）得到㊂图１６（ａ）为没有加滤波器采集结果，图１６（ｂ）为加滤波器后的结果，所加的滤波器为８阶低通滤波器，其截止频率为８ｋＨｚ㊂由图１６（ａ）和图１６（ｂ）的测试结果对比可知信号源的二次谐波（２ｋＨｚ）性能差，导致ＳＦＤＲ（无杂散动态范围）指标整体偏低㊂ＡＤ７７６８在快速工作模式时，最高采样率为２５６ＫＳＰＳ㊂表１列出了ＡＤ７７６８数据手册针对输入信号１ｋＨｚ正弦波主要的动态性能参数：信噪比（ＳＮＲ）㊁ＳＩＮＡＤ㊁ＳＦＤＲ和总谐波失真（ＴＨＤ）㊂表１㊀ＡＤ７７６８数据手册给定的动态参数采样率／ＫＳＰＳ输入信号／ｋＨｚＳＮＲ／ｄＢＦＳＳＩＮＡＤ／ｄＢｃＳＦＤＲ／ｄＢｃＴＨＤ／ｄＢｃ２５６１ȡ１０６．２ȡ１０９ȡ１０６ɤ－１１３㊀㊀㊀㊀㊀４６㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＦｅｂ．２０２１㊀图１６（ｂ）显示的结果与表１对比，虽然在实验中采用了最大截止频率为８ｋＨｚ的滤波器，但是由于信号源输出的二次谐波性能差，所以导致ＡＤ７７６８中ＳＦＤＲ和ＴＨＤ的测试结果与器件手册给出的参数相比稍差，而其他动态性能指标与手册中给出的参数相当㊂４．３㊀同步性能测试信号源输出１ｋＨｚ正弦波信号，在功分后输入ＡＤＣ完成采样率为２５６ＫＳＰＳ的同步采样㊂同步采集得到的信号波形如图１７所示㊂㊀（ａ）３２通道同步测试波形（ｂ）放大后３２通道同步测试波形图１７㊀采集数据同步波形因测试条件限制，测试１９２通道同步时需切换６次完成所有通道间的同步性能测试㊂以通道１㊁３３㊁６５㊁９７㊁１２９㊁１６１为参考基准，每次进行ＦＦＴ分析，并计算正弦波的相位，可以得到其他３１个通道与参考基准间的通道延迟和角度偏差㊂测试通道间同步性能结果如表２所示㊂表２㊀通道间同步测试结果测试通道通道间最大延迟／ｎｓ通道间最大角度偏差／（ʎ）ｃｈ１－３２１４．１１４１．３０１ｃｈ３３－６４１６．６１５１．５３１ｃｈ６５－９６２２．９４４２．１１５ｃｈ９７－１２８１２．８７２１．１８６ｃｈ１２９－１６０１５．７５４１．４５２ｃｈ１６１－１９２１７．３１１１．５９５㊀㊀表２的实测结果表明，系统通道间同步性能小于２５ｎｓ，满足大部分声呐及语音信号处理要求㊂４．４㊀性能分析表３列出了近年来多通道采集器所采用的主控芯片㊁采集通道数㊁最高采样率和采样精度㊂本文所设计的采集器的采集通道数为１９２个㊁最高采样率为２５６ＫＳＰＳ且采样精度为２４ｂｉｔ，与表３列出的设备比较，该采集器在采集通道数和采样精度上表３㊀已有多通道采集器性能对比表文献主控芯片采集通道数最高采样率／ＫＳＰＳ采样精度／ｂｉｔ［１］ＦＰＧＡ１０８２５０１６［２］ＦＰＧＡ１２８２００１６［３］ＦＰＧＡ１２８２０００１６［４］ＦＰＧＡ１８０６５０００１２［６］ＦＰＧＡ９６１４４２４［７］ＦＰＧＡ６０４００１８有一定的优势，但在采样率方面作了折中处理㊂这是由声呐与语音信号的特点决定的，在大部分场合语音信号对采样率的要求并不高，本文所设计的采集器在通道数㊁采样精度和采样率等方面可以满足声呐与语音信号应用的需求㊂５㊀结束语采用双宽度ＦＭＣ结构，选用高性能ＦＰＧＡ和高精度ＡＤＣ并结合上位机软件控制，设计了一种通用性强的高精度多通道采集器系统㊂测试结果表明，该采集器支持１９２通道并行数据同步采集，通道延迟误差小㊁采样率可配置切换㊁数据吞吐速率和实时性高㊂满足在声呐与语音信号处理中的应用需求㊂对多通道采集器的研究设计与工程实现，具有一定的参考价值和借鉴意义㊂参考文献：［１］㊀阚成良．ＡＵＶ载多波束声呐接收系统硬件平台设计与实现［Ｄ］．哈尔滨：哈尔滨工程大学，２０１９．［２］㊀易志强，韩宾，鲜龙，等．旋转环境下基于ＦＰＧＡ的多通道数据采集系统设计［Ｊ］．电子技术应用，２０１９，４５（９）：６０－６４．［３］㊀唐亮，刘晓东，刘治宇．一种通用多通道高频相控发射和采集系统［Ｊ］．声学技术，２０１６，３５（２）：１７４－１７９．［４］㊀杨成，夏伟杰，杨康，等．多波束成像声呐调理采集电路的设计［Ｊ］．电子测量技术，２０１３，３６（１２）：１０８－１１７．［５］㊀杨博，张加宏，李敏，等．基于ＡＲＭ的多通道数据采集系统［Ｊ］．仪表技术与传感器，２０１５（２）：１０４－１０７．［６］㊀张理京．基于９６通道同步数据采集系统的软硬件设计与实现［Ｄ］．西安：西安电子科技大学，２０１４．［７］㊀董卫珍，衡总，张磊磊．基于ＦＰＧＡ的多通道采集传输模块的设计［Ｊ］．电子技术与软件工程，２０１７（１７）：１１７－１１８．［８］㊀韩宾，易志强，江虹，等．一种高精度多通道实时数据采集系统设计［Ｊ］．仪表技术与传感器，２０１９（９）：４２－４５．作者简介：范威（１９９２ ），硕士研究生，主要研究领域为数字信号处理实现㊂Ｅ⁃ｍａｉｌ：ｓ１７０３０８１００１＠ｃｊｌｕ．ｅｄｕ．ｃｎ通信作者：楼喜中（１９７６ ），副教授，博士，主要研究领域为无线定位㊁ＭＥＭＳ传感器导航定位㊁多天线技术㊁信道编码㊂Ｅ⁃ｍａｉｌ：ｌｏｕ９９９＠ｃｊｌｕ．ｅｄｕ．ｃｎ（上接第３５页）［１０］㊀ＺＨＡＯＣ，ＷＯＯＤＧＳ，ＸＩＥＪ，ｅｔａｌ．Ａｆｏｒｃｅｓｅｎｓｏｒｂａｓｅｄｏｎｔｈｒｅｅｗｅａｋｌｙｃｏｕｐｌｅｄｒｅｓｏｎａｔｏｒｓｗｉｔｈｕｌｔｒａｈｉｇｈｓｅｎｓｉｔｉｖｉｔｙ［Ｊ］．Ｓｅｎｓｏｒｓ＆ＡｃｔｕａｔｏｒｓＡＰｈｙｓｉｃａｌ，２０１５，２３２：１５１－１６２．作者简介：修日（１９９４ ），硕士研究生，主要研究方向是基于模态局域化的微型电场传感器㊂Ｅ⁃ｍａｉｌ：ｘｉｕｒｉ＠ｍａｉｌ．ｕｓｔｃ．ｅｄｕ．ｃｎ杨鹏飞（１９８６ ），讲师，博士，主要研究方向是微传感器与微系统㊁新型电学量传感器㊁低频电场探测㊂Ｅ⁃ｍａｉｌ：ｙａｎｇ３３０６５０５９１＠１２６．ｃｏｍ。