第7章 VHDL语句(2010)

VHDL的顺序语句和并行语句一、顺序语句顺序语句只能出现在进程（PROCESS）、子程序（过程（PROCEDURE）和函数（FUNCTION））中，其特点与传统的计算机编程语句类似，是按程序书写的顺序自上而下、一条一条地执行。

利用顺序语句可以描述数字逻辑系统中的组合逻辑电路和时序逻辑电路。

VHDL的顺序语句有赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句等六类。

<1>赋值语句赋值语句的功能是将一个值或一个表达式的运算结果传递给某一个数据对象。

（1）变量赋值语句格式：目标变量名：=赋值源（表达式）；例如：x：=5.0；（2）信号赋值语句格式：目标信号名<=赋值源;例如：y<=…1‟;说明：该语句若出现在进程或子程序中则是顺序语句，若出现在结构体中则是并行语句。

( 3 )数组元素赋值例如：SIGNAL a，b：STD LOGIC VECTOR（1 TO 4）；a<=“1101”；a（1 TO 2）<=“10”;a（1 TO 2）<=b（2 TO 3）；<2>流程控制语句通过条件控制开关决定是否执行一条或几条语句，或重复执行一条或几条语句，或跳过一条或几条语句。

流程控制语句共有5种：IF语句CASE语句LOOP语句NEXT语句EXIT语句（1）IF语句1、IF 条件句Then 顺序语句END IF ;2、IF 条件句Then 顺序语句ELSE 顺序语句END IF ;3、IF 条件句Then 顺序语句ELSIF 条件句Then 顺序语句...ELSE 顺序语句END IF4、IF 条件句ThenIF 条件句Then...END IFEND IF例子：8线-3线优先编码器的设计LIBRARY IEEE；USE IEEE.STD LOGIC 1164.ALLENTITY coder ISPORT（a：IN STD LOGIC VECTOR（0 TO 7）；y：OUT STD LOGIC VECTOR（0 TO 2））；END coder；ARCHITECTURE example2 OF coder ISBEGINPROCESS（a）BEGINIF （a（7）=…0‟）THEN y<=”111”；ELSIF (a(6)=‟0‟) THEN y<=”011”;ELSIF (a(5)=‟0‟) THEN y<=”101”;ELSIF (a(4)=‟0‟) THEN y<=”001”;ELSIF (a(3)=‟0‟) THEN y<=”110”;ELSIF (a(2)=‟0‟) THEN y<=”010”;ELSIF (a(1)=‟0‟) THEN y<=”100”;ELSE y<=”000”;END IF;END PROCESS；END example2；（2）CASE语句格式：CASE 表达式ISWhen 选择值=>顺序语句；When 选择值=>顺序语句；…When OTHERS =>顺序语句；END CASE;说明：“=>”不是运算符，相当“THEN”。

表达式可以是一个整数或枚举类型的值或数组 选择值有四种表达方式： ● 单个数值 ， 如 ：6 ● 数值选择范围， 如： （2 TO 4）表示取值为2，3，4。 ● 并列数值 如： 3 5 表示取值为3或着5 ● 混合方式 以上三种方式的混合
例
ARCHITECTURE example OF mux4 IS BEGIN PROCESS (sel) 注 BEGIN ●CASE中的选择值必须在表达式的取值范围内； CASE sel IS WHEN 0=> q <= d0 ; ●CASE语句是无序的，所有表达式值都是并行 WHEN 1=> q <= d1 ; 处理；而IF语句是有序的，最起始、最优先 WHEN 2=> q<= d3 ; WHEN 3=> q<= d4 ; 的先处理； WHEN others => NULL; ●可以有很多分支，但OTHERS分支只能有一个， END CASE; 且只能位于最后；用来使所有选择值能涵盖表 END PROCESS; END example; 达式的所有取值，以免插入不必要的锁存器
3、用于多选控制的IF语句：
格式 IF 条件1 THEN
<顺序处理语句1>；
ELSIF 条件2 THEN <顺序处理语句2>； ： ELSIF 条件n-1 THEN <顺序处理语句n-1>； ELSE <顺序处理语句n>； END IF；
P1: PROCESS (clk) BEGIN
IF (clk‘ event and clk=‗1‘ ) THEN
顺序语句
赋值语句
VHDL设计实体内的数据传递以及对端口界面外部数据的读写 都必须通过赋值语句的运行来实现。 功能是将一个值或表达式的运算结果传递给某一数据对象。 赋值语句有两种： 信号赋值语句和变量赋值语句 区别

PROCESS(a, b) BEGIN y<=a AND b； WAIT ON a, b； END PROCESS；
- - 错误语句
WAIT UNTIL表达式； WAIT UNTIL((x*10)<100)； 建立一个隐式的敏感信号量表 一个隐式的敏感信号量表
WAIT FOR 时间表达式 WAIT FOR 20 ns； WAIT FOR (a*(b+c))；
例:
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux4 IS PORT(a,b,i0,i1,i2,i3: IN STD_LOGIC； q: OUT STD_LOGIC)； END mux4； ARCHITECTURE mux4_behave OF mux4 IS SIGNAL sel: INTEGER RANGE 0 TO 3； BEGIN B: PROCESS(a,b,i0,i1,i2,i3) BEGIN
LIBRARY IEEE； USE IEEE. STD_LOGIC_1164.ALL； ENTITY dff IS PORT (clk,d: IN STD_LOGIC； q: OUT STD_LOGIC)； END dff； ARCHITECTURE rtl OF dff IS BEGIN PROCESS(clk) BEGIN IF(clk′EVENT AND clk=′1′) THEN q<=d； END IF； END PROCESS； END rtl；
顺序语句
· WAIT语句； · 断言语句； · 信号代入语句； · 变量赋值语句； · IF语句； · CASE语句； · LOOP语句； · NEXT语句； · EXIT语句； · 过程调用语句； · NULL语句。

END;
ARCHITECTURE DACC OF SINGT IS COMPONENT data_rom --调用波形数据存储器LPM_ROM文件：data_rom.vhd声明
PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);--6位地址信号 inclock : IN STD_LOGIC ;--地址锁存时钟
7.0 宏功能模块概述
宏功能模块LPM:是参数可设置模块库的英语缩写 （Library of Parameterized Modules），这些可 以以图形或硬件描述语言模块形式方便调用的宏 功能块，使得基于EDA技术的电子设计的效率和 可靠性有了很大的提高。设计者可以根据实际电 路的设计需要，选择LPM库中的适当模块，并为 其设定适当的参数，就能满足自己设计需要，从 而在自己的项目中十分方便地调用优秀的电子工 程师人员的硬件设计成果。
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SINGT IS
PORT ( CLK : IN STD_LOGIC;
--信号源时钟
DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );--8位波形数据输出
black-box申明，用于在使用EDA 综合工具时指定端口方向。 • <输出文件>_inst.tdf ： 宏功能模块包装文件中子设计的AHDL例化示例。 • <输出文件>_inst.vhd ： 宏功能模块包装文件中实体的VHDL例化示例。 • <输出文件>_inst.v ： 宏功能模块包装文件中模块的VerilogHDL例化示例。