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![[整理版]第6章 采纳中、大范围集成电路的逻辑设计](https://img.taocdn.com/s1/m/0fd9bc8983c4bb4cf6ecd137.png)
第六章习题1.使用互补CMOS电路实现逻辑表达式X A B C D E F G=++++。
当反相器的NMOS W/L=2, PMOS (()())W/L=6时输出电阻相同，根据这个确定该网络中各个器件尺寸。
哪一种输入模式将会有最差和最好的上拉和下拉电阻？2.考虑下图，a．下面的CMOS晶体管网络实现的是什么逻辑功能？反相器的NMOS W/L=4, PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。
b．当输入是什么模式时t和p L H t最差。
最初的输入模pH L式是什么，必须采用哪一种输入才能取得最大传输延时？考虑在内部节点中的电容的影响。
3.CMOS组合逻辑a．下图中的两个电路A和B是否实现同一个逻辑函数？如果是的话，是什么逻辑；如果不是的话，给出两个电路的布尔表达式。
b．这两个电路的输出电阻是否总是相同？分析解释。
c．这两个电路的上升下降时间是否总是相同？分析解释。
4. 使用DCVSL实现F ABC ACD=+。
假设A，B，=+和F A BC ACDC，D和他们的反作为输入是允许的。
要求使用最少的晶体管。
5．一个复杂逻辑门电路如下图所示。
a．写出输出F和G的布尔表达式。
并说明这个电路实现的是什么功能。
b．这个电路属于哪一类电路。
6．分析下图所示电路实现什么功能。
7．使用NMOS传输管逻辑实现F ABC ABC ABC ABC=+++。
设计一个DCVSL门实现同样的功能。
假设A，B，C和他们的反都可以实现。
第二节有比逻辑 VDD 电阻负载 RL F In1 In2 In3 PDN VSS (a 电阻负载 In1 In2 In3 PDN VSS (b 耗尽型NMOS负载耗尽型负载 VT < 0 VSS F In1 In2 In3 PDN VSS (c 伪NMOS F VDD PMOS负载 VDD 目的: 与互补CMOS相比可以减少器件的数目数字大规模集成电路清华大学微电子所周润德第六章（2）第 1 页 2004－10－27有比逻辑 VDD Resistive Load 共 N 个晶体管 + 负载 RL VOH = VDD VOL = F RPN RPN + RL In1 In2 In3 不对称响应 PDN t pL = 0.69 RLCL 有静态功耗 VSS 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 2 页伪NMOS ( Pseudo-NMOS VDD A B C D F CL VOH = VDD (similar to complementary CMOS 2 V OL ⎞ kp ⎛ 2 – ------------- ⎟ = ------ ( V – V – V V k ⎜( V DD Tp n DD Tn OL 2 ⎠ 2 ⎝类似于互补CMOS kp V OL = ( VDD – V T 1 – 1 – ------ (assuming that V T = V Tn = VTp k n SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!! 较小的面积和驱动负载，但有静态功耗 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 3 页Pseudo-NMOS 电压传输特性（VTC） VDD 3.0 PMOS负载 VSS Vout [V] 2.5 2.0 W/Lp = 4 F In1 In2 In3 PDN 1.5 W/Lp = 2 1.0 0.5 W/Lp = 0.5 W/Lp = 0.25 W/Lp = 1 VSS 伪NMOS 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vin [V] 在性能、功耗＋噪声容限之间综合考虑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 4 页伪 nMOS / pMOS 逻辑（1）伪 nMOS 逻辑的基本电路 1. 2. 3. 4. 5. p 管作负载，其栅极接地 n 个输入端的伪 nMOS 电路有 n + 1 个管子 kn k p 的比例影响传输特性的形状及反相器 V OL 的值当驱动管导通时，总有一恒定的 DC 电流（静态功耗）当驱动管和负载管均不导通时，输出电压取决于管子的次开启特性 6. 噪声容限 N M L 比 N M H 差很多 7. 基本方程 8. 应用场合 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 5 页伪 nMOS 逻辑 Vdd 负载 Vout Vin 驱动 GND 伪 pMOS 逻辑 Vdd 驱动 Vin Vout 负载 GND 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 6 页（2）伪 NMOS 的设计：驱动管与负载管的尺寸应有一合适的比率 1. 为减少静态功耗，驱动电流 IL 应当小 2. 为了得到合理的 NML ，VOL = IL（RPDN 应当低 3. 为了减少 t PLH = C L V DD , IL 应当大 2IL 4.为了减少 t PHL = 0.69 R PDN C L ，RPDN 应当小条件 1 与 3 是矛盾的，可见：实现一个较快的门意味着较多的静态功耗及较小的噪声余量。
2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 7 页（3）多漏极逻辑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 8 页改善负载（1）：采用可变负载 VDD Enable M1 M2 M1 >> M2 F A B C D CL 可变负载 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 9 页改善负载（2）：采用差分逻辑 VDD VDD M1 M2 Out A A B B Out PDN1 PDN2 VSS VSS 串联电压开关逻辑（CVSL，也常称为差分串联电压开关逻辑Differential Cascode Voltage Switch Logic (DCVSL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 10 页差分逻辑（1）差分串联电压开关逻辑： Differential Cascode Voltage Switch Logic (DCVS （2）差分分离电平：Differential Split-Level (DSL）（3）再生推拉串联逻辑： Regenerative Push-Pull Cascode Logic (PPCL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 11 页DCVSL DCVSL 瞬态过渡响应 2.5 V oltage [V] AB 1.5 AB A,B A,B 0.5 静态逻辑：互补NMOS下拉管，交叉连接 PMOS上拉管 -0.50 0.2 0.4 0.6 0.8 负载：仅一个PMOS管，具有伪 NMOS 优点 Time [ns] 差分型：同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的XOR 门）无静态功耗，但有较大的翻转过渡（Cross-over）电流 2004－10－27 数字大规模集成电路清华大学微电子所周润德 1.0 第六章（2）第 12 页DCVSL 例子（共享逻辑） Out Out B B B B A A XOR-NXOR gate 全加器 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 13 页时钟控制的CVSL 由时钟控制的CVSL 构成四变量异或门 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 14 页带锁存灵敏放大器的 CVSL ( 或称SSDL ，Sample-Set Differential Logic） 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 15 页差分分离电平逻辑 Differential Split-Level Logic（DSL） 5V T2 T3 T4 VOL T1 概念：以“交叉 p管以及 V ref 管” 代替 p管负载减少在节点q 和q’上的逻辑摆幅3.2V 2.5V 假设：例如，Vref = Vdd/2 + VT q 和q’点 Vmax = Vdd/2 是静态逻辑可降低摆幅，因而使 tp 减少，但有静态功耗（T2-T4 及左边PDN导通） T2-T4 导通时，成为有比逻辑，故应使 T2 较小，但这又减慢上拉时间 T3 处于导通边缘（几乎off），易于快速翻转下拉管工作在低电压，减轻了热电子效应工艺和电源电压的容差是一个问题 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 16 页推拉串联逻辑 Push-Pull Cascode Logic (PPCL CVSL PPCL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 17 页SFPL ( 源极跟随上拉逻辑 Source Follower Pull-up Logic 1. 原理 2. 优点： a. 允许采用较小的 n 下拉管，较小的自载（ Self - loading ） b. 可实现高扇入 c. 紧凑的版图布置 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 18 页第三节传输管逻辑（Pass-Transistor Logic）个晶体管（用NMOS实现）无静态功耗实现XOR、MUX 时优于CMOS（在加法器和乘法器中常运用XOR 和MUX）实现AND、OR时比CMOS差 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 19 页NMOS 传输管逻辑电压 [V] 3.0 In 2.0 Out x In 1.5µm/0.25µm VDD x Out0.5µm/0.25µm 0.5µm/0.25µm 1.0 0.0 0 0.5 1 1.5 2 B 时间 [ns] A B F = AB 0 AND 门2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 20 页NMOS 开关 C = 2.5 V A = 2.5 V B CL Mn M1 C = 2.5 V M2 A = 2.5 V B VB并不上拉至2.5V, 而是 2.5V - VTN 阈值电压损失引起下一级逻辑门的静态功耗NMOS的阈值由于体效应而变高 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 21 页NMOS 传输管逻辑解决办法1：电平恢复晶体管（Level Restoring Transistor）VDD 电平恢复Mr B A Mn X M1 0.0 0 100 200 300 400 500 VDD M2 2.0 1.0 Out • 优点: X 处（高）电平恢复至全摆幅• 缺点：恢复晶体管附加了电容，在 X 处取电流• 有比（逻辑）问题 2004－10－27 数字大规模集成电路电平恢复晶体管尺寸的确定• 电平恢复晶体管尺寸的上限• 注意传输晶体管下拉电路可能会有几个晶体管堆叠在一起第六章（2）第 22 页清华大学微电子所周润德单端电平恢复电路电平恢复晶体管输出反相器差分电平恢复电路反馈反相器差分电平恢复电路可以以较少的晶体管数为代价获得较小的延时静态、动态结构的电平恢复电路不同的电平恢复电路构成不同的逻辑类型 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 23 页解决办法 2: 传输门晶体管的 VT = 0 但要注意漏电电流 V DD V DD 2.5V 0V V DD 0V Out 2.5V 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 24 页解决办法 3: 传输门（Transmission Gate：NMOS＋ PMOS） C A B A C C 30 CA = 2.5 VBC = 2.5 V B CL C=0V 传输门电阻 Rn 2.5 V Rn Vou t Rp Resistance, ohms20 Rp 2.5 V 10 0V Rn || Rp 0 0 .0 1 .0 Vou t , V 2.0 第六章（2）第 25 页 2004－10－27 数字大规模集成电路清华大学微电子所周润德传输门电路的延时 2.5 In 0 V1 Vi-1 C 0 (a Req In V1 C Req Req Vn-1 C Req 2.5 Vi C 2.5 Vi+1 0 C Vn-1 C 2.5 Vn 0 C Vi C Vi+1 C Vn C (b m Req In C CC C C CC C Req Req Req Req Req (c 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 31 页优化延时 RC链的延时带缓冲器的RC链的延时 m Req In C CC C C CC C Req Req Req Req Req (c 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 32 页传输管与传输门逻辑小结（1）传输管的优点：寄生电容小，速度快，属无比逻辑（一阶近似时延时与尺寸无关）缺点：阈值损失，噪声容限差，会引起下一级静态功耗，MOS管的导通电阻随电压变化而变化（2）全传输门优点：无阈值损失，MOS开关的导通电阻基本为常数缺点：必须提供正反控制信号，版图设计效率低，电容大（3）设计传输管、传输门网络时，应使所有情形下遵守“ 低阻抗”的原则（4）当N个传输管（门）串连时，按RC网络计算延时。
