allegro16.3新功能介绍

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摘要功能更新概括z Allegro PCB Editor SPB 16.3 增强了Flex Design(软板设计)相关功能;z加强了HDI检查及相关功能;z增加了3D显示效果,极大地方便了HDI与机构的检查;z规则管理中增加了对高速和DFM的新规则,进一步完善了规则检查功能。

一、 小型化设计功能的增强1. Etch Edit Tools for Flex Design․Contour Lock(XL)增加Contour Lock 功能,在软板设计中,大多情况下转角都是曲形的,在走线时通常希望走线的方式与板子的外框或已存在的联机保存一致。

Contour Lock 功能可以在single 和multiple routing 两种模式下使用,引导走线与route keepin 或相邻的走线保持一致性。

˙Enhanced Arc Editin g增强了圆弧的编辑功能,slide 命令在对带有弧形角度的走线,增加了以下功能:(a).改变圆弧的半径(b).将尖角变为圆弧(c). 当对圆弧相连的直线部分slide 操作时,圆弧会动态更新(d).当选择直线部分时,与之相连的圆弧也会自动被选中(e).当对连接到pin 或via 的直线部分执行slide 操作时,可通过corner 选项(45/arc/off),设置走线进入pin/via 的角度。

2. Multi-Line Generator新增Multi-Line Generator 界面,操作与bus走线类似,它允许无网络连接状态下在空白的地方走线,并可设定如走线线数目、线宽、线距等,在找到预期的走线方式后,便可将这些走线连接到对应的Pin/via 上。

二、 HDI 规则驱动流程方面1. Via List Viewer图形化的接口,能够清楚的显示出各种类型的via 孔在板中的层叠状况可以通过draw option 自定义via 在viewer 中的显示状况,如color 、layer visibility 、tool tips 等Via List 可对群组(如Net Classes 、Buses 、Differential Pairs 、Xnets 、Nets )或单一对象定义via 可使用的种类,也可应用于Region ,控管这个区域内只允许使用某些via 种类。

˙Via List DRC 开关的设定:(a).可执行命令Setup/Constraint/Modes/Physical Modes 作开关切换(b).Via List DRC 在allegro 中标识为V-N.3. Exclusive Microvia Stacking (XL)在使用HDI 设计时,如果只能允许microvia 与microvia 之间的堆叠而禁止microvia 与大尺寸的core via 之间的堆叠,在以前的版本中,允许任何via 之间堆叠,而在新版本,新增对via 之间的堆叠控制,只允许microvia 与microvia 之间的堆叠设定。

新增的选项如下:(a).Microvia_Microvia_Only: 只允许 microvia 和microvia 之间的堆叠.(b).Microvia_Microvia_Coincident_Only: 只允许 microvia 和microvia 之间的堆栈;并且两个贯孔的中心点必须是一致的(即相同的x.y 坐标位置)。

4. Elimination of Unused Stacked Vias (XL)删除因工程变更而产生的没有用的stacked vias ,以减少stub 对信号的影响。

可执行Route / Gloss / Parameters / Via eliminate, 在Via eliminate 窗口勾选Eliminate unused stacked vias.三、 图形显示能力加强1. 3-D Viewer(a).适用的环境:只有在开启open GL 模式下,此功能才有效。

(b).3-D viewer功能只能在 L Performance 及以上的产品才可以获得 (c).3-D viewer 是在一个独立的窗口中执行。

3-D environment 环境支持多种显示方式,各种视角和显示效果的选项,通过鼠标操作可以直接控制放大、移动、翻转等。

(d). 在pre-selection 模式下也可以支持3-D 显示,这样就可以直接显示HDI via 的结构,也可以同时打开多个3D 显示窗口一起检视。

2. Flip Design将设计以Y 轴为基准进行翻转,以bottom side 来显示设计,方便PCB 的测试。

a. 适用的环境:只有在开启open GL 模式下,此功能才有效。

b.菜单view > flip,将单板翻转显示,如图四、 High Speed Constraint Driven Flow1. Differential Pair Dynamic Phase Control (XL)随着技术不断的发展,需对differential pair 进行更加严格的检查,尤其是并行类型的总线(如QPI, SMI, PCI Gen 2, DDR, QDR 和 Infiniband )。

新版本中使用了动态相位(Dynamic Phase )检查技术,对差分对路径中每个转角之间造成的路径差异进行检查。

如在整个differential pair 的路径中,正向与反向信号之间的走线差距不能超过“x mils”。

如果在整个路径中的某一个位置,发生两个信号之间的相位偏移超过了规定的“x mils”,这个误差就必须在“y mils”范围内补偿回来。

比如x = 20 ,y = 600˙Dynamic Phase DRC Graphics:与uncoupling报告的方式相似,违反设定的differential pair 对某部分路径会有一段走线会被hilight及显示D-Y DRC 。

˙Driver Pin Display:执行Setup/Design Parameters /Display ,勾选Diffpair Driver Pins 。

可以直接显示出differential pair 的驱动脚位。

(前提是对应的Pin必须加上pin_use=OUT 属性,然后才会有相应的符号显示在对应的pin之上。

)˙Adding Phase Compensation:有两种方法可以调整正负差动的补偿;(a).使用delay_tune 命令,对短的走线进行调整,增加其走线长度。

(b).通过增加转角的方式补偿,既保持了两条线之间的耦合,同时补偿的相位差。

2. Match Vias Constraint (Performance L)增加了net 上via数目是否相等的规则检查。

(a).针对Buses 、Net Classes 、Diff Pairs and Matched Groups 中的net 以via数目最少的作为参考作检查。

(b).Match Vias Constraint 的设定:执行Setup/Constraints/Modes/Electrical Modes ,打开Match Via count 的DRC开关。

(c). 在Constraint Manager 中,将选中物件的Match Via count 开关设为ON。

(d).系统会以via 数目最少的作为参考,标记出当前net的状态为pass 或fail。

(e).执行Analyze ,会显示出具体每个net上via的数量。

3. Max Via Constraint update (Xnet behavior)Max Via Constraint 对于Xnet,可以将Xnet 与组成Xnet的net分开来检查。

五、 Component Placement Applications1. Placement Replication enhanced to support Interconnects (L)Placement replication 新增支援etch的复制。

(a).Placementreplication 的步骤如下:1.执行Setup/Application Mode /Placement Edit ,将allegro的工作模式设为placement Edit Mode2.选择模块中的所有零件,右键执行Place Replicate Create.3.框选模块中所有的Etch,右键点选Done.4.选择模块的参考点。

5.将模块存为参考样本,在弹出的对话框中输入参考样本的名称。

6.选择需要套用组件,点选鼠标右键,选择Place replicate apply 中选SAVE 过的参考样本如:CHANNEL7.对于存在可替换的零件,我们可以在弹出的对话框中做设定。

8.找到合适的组件,会自动跑到光标上。

直接点选摆放即可2. Moving Replicated Circuits as a Group在移动时,可以将Replicated Circuits 作为一个group 来移动可以通过以下两种方式中的任一种来整体移动Replicated Circuits (a).点右键将Super Filter 置为Module,在Replicated Circuits 上方以右键执行move命令。

(b).在move命令状态下,控制面板中Find Filter 勾选group ,然后点选要移动的Replicated Circuits3. Locking the Circuits可以将群组锁定,防止移动时单独移动某个零件。

当群组被锁定后,在移动时就是将整个群组作为一个group 来移动。

4. Aligning Modules and Replicated Circuits增强对齐功能,不仅支持零件的对齐,还支持Modules和Replicated Circuits 的对齐5. Update Replicated Circuits可以利用Update Replicated Circuits 一次将所有的Replicated Circuits 更新。

6. ECO Changes to Circuits对于logic 上的工程变更,需重新建模块,然后再通过Place replicate apply 来实现placement7. Disband Replicated CircuitsDisband Group 可以将database 中作为一个整体的group/module 解散。

8. Move Components one grid unit with Arrow Keys (L)增加了零件location微调的功能,能实现小范围内移动零件。