第3章_CPU内核结构

D5 F0
D4 D3 D2 RS1 RS0 OV
D1 F1
D0 P
AC（PSW.6）：辅助进位标志位 当执行加/减法指令时，如果低四位数向高 四位数产生进/借位，则AC置“1”，否则清 零。
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位号 D7 D6 符号 CY AC
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D4 D3 D2 RS1 RS0 OV
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位号 D7 D6 符号 CY AC
D5 F0
D4 D3 D2 RS1 RS0 OV
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ቤተ መጻሕፍቲ ባይዱ
RS1，RS0（PSW.4～PSW.3）：工作寄存 器组选择控制位，其详细介绍见后续内容。 OV（PSW.2）：溢出标志位。指示运算过 程中是否发生了溢出，在执行指令过程中 自动形成。
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以目前市场上常见的8051内核单片机STC15F2K60S2为例， 说明单片机的内部结构。STC12C5A60S2单片机主要集成 了以下资源：
增强型8051内核，单时钟机器周期，速度比传统8051内核单片机 快8~12倍 60KB Flash程序存储器;1KB数据Flash;2048字节的SRAM 3个16位可自动重装载的定时/计数器（T0、T1、T2） 可编程时钟输出功能 至多42根I/O口线 2个全双工异步串行口（UART） 1个高速同步通信端口（SPI） 8通道10位ADC 3通道PWM/可编程计数器阵列/捕获/比较单元 内部高可靠上电复位电路和硬件看门狗 内部集成高精度R/C时钟，常温工作时，可以省去外部晶振电路。
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（2）控制器 控制器是CPU的大脑中枢，包括定时控 制逻辑、指令寄存器、译码器、地址指针 DPTR 及 程 序 计 数 器 PC 、 堆 栈 指 针 SP 、 RAM地址寄存器、16位地址缓冲器等。

3.2 微型计算机主机结构
1) 计算机指令系统
指令：是指计算机执行特定操作的命令。是程 序设计的最小语言单位。
指令构成：操作码+地址码 指令系统：是指一台计算机所能执行的全部指 令的集合。不同型号的计算机有不同的指令系统。 它反映了计算机的处理能力。
指令
分 类
操作码
操作数
结构
操作码 要完成的操作类型或性质
5.双核心CPU的二级缓存 双核心CPU的二级缓存比较特殊，和以前的单 核心CPU相比，最重要的就是两个内核的缓存所保 存的数据要保持一致。
3.2 微型计算机主机结构
3.2.3 总线 总线：是一组连接各个部件的公共通信线路，是计 算机内部传输指令、数据和各种控制信息的高速通 道，是计算机硬件的一个重要组成部分。 总线按所传输信号不同可分为： 数据总线 地址总线 控制总线。
(1) 掩膜式 ROM(Mask ROM) (2) 可编程 PROM(Programmable ROM) (3) 可擦除 EPROM (Erasable PROM) (4) 电可擦 EEPROM(Electrically EPROM) (5) 快擦写 ROM(Flash ROM)
3.2 微型计算机主机结构
操作数 操作的内容或所在的地址
数据传送指令 数据处理指令 •程序控制指令 输入输出指令 其它指令
内存
CPU
＋ － ×÷ And Or……
If Goto……
主机
I/O设备
对计算机的硬件进行管理等
3.5 计算机指令及执行
2 )指令的执行过程
取指令 分析指令 取操作数 执行 回送结果
通常把CPU从内存 并中取出一条指令 并执行这条指令的 时间总和称为指令 周期。

Real-time JTAG debug shortens development cycle
Fast & flexible interrupt management significantly reduce interrupt latency
28.05.2020
Code compatible with the TMS320C24x™ DSP family
CPU的信号主要包括4种： ① 存储器接口信号 ② 时钟和控制信号 ③ 复位和中断信号 ④ 仿真信号
28.05.2020
山东大学控制学院 张东亮
2
F281x DSP的CPU 单元结构框图
28.05.2020
山东大学控制学院 张东亮
3
C28x的CPU主要由总线、CPU寄存器、程序地址发 生器和控制逻辑、地址寄存器算术单元(ARAU)、算术逻 辑单元(ALU)、乘法器和移位器等逻辑部件组成，还包括 指令队列和指令译码单元、中断处理逻辑等。
28.05.2020
山东大学控制学院 张东亮
4
TMS320F2812 / TMS320F2810
Most Powerful - Most Integrated Dual Function Digital Signal Controller
Code security
128Kw Flash + 2Kw OTP
File
28.05.2020
Peripheral Bus
High-Performance CPU (C28xTM DSP Core)
Event Mgr A Event Mgr B 12-Bit ADC
Watchdog GPIO
150MIPS performance Single cycle 32 x32-bit MAC (or dual 16 x16 MAC) Very Fast Interrupt Response Single cycle read-modified-write F24x/LF240x Source Code Compatible

Sunny Cove内核结构图
Sunny Cove内核微架构
缓冲区部分对比
缓存对比
可以看到Intel这次把乱序重排缓冲区（ReOrder Buffer，主要是用于乱 序执行后将执行的微指令根据原本顺序提交的指令缓冲区）大小做到 了可以容纳352条微指令，直接提升了128条/57%之多，而Haswell到 Skylake才仅仅提升了32条。同样在访存上面也进行了不小的提升， Load（加载）队列增加了56，Store（存储）队列增加了16，比Haswell 到Skylake的改变都明显要多。
Uncore部分
当 然 也 不 是 所 有 的 厂 商 都 会 给 足 四 个 TB3 接 口 ， 具 体 怎 么 配 置 还 是 得 看 OEM厂商，毕竟其他的配套芯片诸如USB PD所需要的独立IC都是会增加成 本 的 ， 而 TB 接 口 还 需 要 额 外 的 Retimer 芯 片 ， 不 过 Intel 已 经 减 半 了 所 需 的 Retimer，两条TB3只需要1个Retimer就可以了。
Thunderblot 3
原来阻挡人们使用Thunderblot（以下简称TB）设备的一大原因就是这个接口的 使用成本略高，当TB3开始以USB Type-C接口的形式出现之后，使用率确实高上 去不少，但是还有其他的拦路虎，其中一个就是TB需要主板搭载额外的芯片来使 用，这个控制芯片并不便宜。终于在Ice Lake上面，Intel把TB控制器整合到了 处理器里面，并且再也不会占据掉处理器提供的PCI-E总线数量或者是与PCH一起 挤原本就已经拥挤不堪的DMI 3.0总线，而是在环形总线上面拥有了自己的位置 。
第11代图形架构新Fra bibliotek口版本和加强的硬件编码电路