数字逻辑练习题B
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1
1. 消除组合逻辑电路中险象的常用方法有______、增加惯性延时环节和选通法三种。 2. 异步时序电路______统一的时钟信号,电路状态的改变由外输入信号的变化直接引起。 3. 一个触发器有__个稳定状态,能存储______位二进制信息。 4. n个变量可以构成______个最大项。 5. 对于T触发器,欲使 ,输入T = ______ 。 6. 余3码1000对应的2421码为______ 。 7. 反码1.1000的真值为___________ 8. Mealy型时序逻辑电路的输出是______和______的函数,Moore型时序逻辑电路的输出是______的函数。 9. 数字电路中,三极管工作区域为截止区或者______。 10. 一个四位二进制减法计数器的起始值为1001,经过3个脉冲之后的值为__ _。 11. 组合逻辑电路的逻辑功能特点是,任意时刻的稳定输出值只与当时的_______有关,而与过去的_______无关。 1. 下列逻辑函数中,与(A+B)(A+C)等价的是_____。 A. F=AB B.F=A+B C. A+BC D. F= B+C 2. 完全确定原始状态表中的五个状态A、B、C、D、E,若有效对A和B,B和D,C和E,则最简状态表中只含( )个状态。 A. 2 B. 3 C.1 D.4 3. 在下列逻辑部件中,不属于组合逻辑器件的是______。 A.译码器 B.编码器 C.全加器 D.寄存器. 4. 根据对偶规则,EDECCAF的反函数为( )。 A. E)]ED(CC[AF B. E)ED(CCAF C. E)EDCCA(F D. E)(DAFECC 5. 用PROM进行逻辑设计时,应将逻辑函数表达式表示成_____。 (A) 最简“与-或”式 (B)最简“或-与”式 (C) 标准“与-或”式 (D)标准“或-与”式 6. ABC为信息位,若采用奇校验,则校验位D=___。 (A)A+B+C+1 (B)A⊕B⊕C⊕1 (C)A⊕B⊕C⊕0 (D)ABC+1 7. 逻辑函CAABCBF,当变量的取值为_____时,将出现竞争冒险现象。 A. B=C=1 B. B=C=0 C. A=1,C=0 D. A=0, B=0 8. 下列 _____门的输出端可以直接相连,实现线与。 A. 一般TTL与非门 B. 集电极开路TTL与非门
C. 一般CMOS与非门 D. 一般TTL或非门
9. 同步时序电路设计中,状态编码采用相邻编码法的目的是( )。
A. 减少电路中的触发器 B. 提高电路速度
C. 提高电路可靠性 D. 减少电路中的逻辑门
10. 如图1经过CP脉冲作用后,欲使 ,则A,B输入应为: _____。
(A) A = 0 , B = 0 (B) A = 0 , B = 1
(C) A = 0 , B = d (D) A = 1 , B = 1
图1
三、用逻辑代数的公理、定理和规则证明下面的表达式(5分)
四、用卡诺图化简法求出下列逻辑函数的最简与-或以及或-与表达式(10分)
Qn+1=Qn
J
K Q Q
⊕
A
B
CP
Qn+1=Qn
2
五、分析题(18分) 1、 某异步时序逻辑电路如图2所示。(12分) 图2 (1) 写出该电路激励函数和输出函数; (2) 填写表1所示次态真值表; 表1 (3) 填写表2所示电路状态表; 表2 (4)画状态图,描述该电路的功能。
2.分析图3实现的逻辑功能,并画出工作状态图。其中74193是四位二进制同步可逆计数
器,工作初始状态为Q3Q2Q1Q0=1111,MR为清零端,UP为累加计数脉冲,DN为累减计
数脉冲,PL为预置控制端。(6分)
D015Q03D11Q12D210Q26D39Q37UP5TCU12D
N
4TCD13PL11MR14
U3
74ALS193
CP1
Q0Q1Q2Q3
0
1
2
3
U4:A
7432
1 1 1 1
图 3
六、设计题 (共22分)
1. 评奖委员会有组长A和二名组员B、C组成,当组长赞成,另有一名及以上组员赞成,方
可获奖。
要求:
(1)、设定变量,并赋值。列出真值表,求出输出函数表达式, 画出逻辑电路图.(10分)
输入 X 现态 Q2 Q1 激励函数 CI2 CI1 次态
Q2(n+1)Q1(n+1)
1 1 1 1 00 01 10 11
现态 次态 Q 2 (n+1) Q 1(n+1)
Q 2 Q 1
X=1
00
01
01
10
10
11
11
00
3
(2)、画出用四路选择器74153实现该功能的电路图; (4分) 74153的逻辑符号如下图4
图4
(3)、画出用3—8线译码器74138实现该功能的电路图;(4分)74138的逻辑符号如下图5
图5
(4)、用容量为3X6X3的PLA 实现该功能,补充阵列逻辑图6。(4分)
图6
2.用JK触发器作为同步时序电路的存储元件,实现表3 所示二进制状态表的功能。写出激
励函数和输出函数表达式,并画出电路图。(10)
现态
Q2Q
1
次态Q2n+1 Q1n+1
X=0 X=1
00 01 11
01 10 10
10 11 01
11 00 00
4
表3
增加冗余项;没有;1;2;2n;1;1011;-0.111;输入;状态;
状态;饱和区;0110;输入;输入
CADAC;CABDB
四 、(与或表达式4分,或与表达式6分)
五1.(1) 写出该电路激励函数和输出函数;(3分)
CI2= Q1
CI1=x
Q2(n+1=~ Q
2
(n+1
Q1(n+1)=~ Q1(n+1)
(2) 填写表1所示次态真值表;(3分)
表1
(3) 填写表2所示电路状态表;(3分)
表2
(4)状态图及电路功能(模4计数器)(3分)
2 、模10减法计数器(6分)
六1)则真值表如下:
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
F 0 0 0 0 0 1 1 1 (2分)
最简表达式:F=AB+AC (4分)
逻辑电路图(4分)
2.选择器实现4分 3.译码器实现4分
&
&
&
A
A
B
C
F
C 1
A
B
F
A
B
C
&
1
F
输入 X 现态 Q2 Q1 激励函数 CI2 CI1 次态
Q2(n+1)Q1(n+1)
1 1 1 1 00 01 10 11 0 1
1 1
0 1
1 1
0 1
1 0
1 1
0 0
现态 次态 Q 2 (n+1) Q 1(n+1)
Q 2 Q 1
X=1
00
01
01
10
10
11
11
00
5
4.PLA实现阵列图 (4分)
七. 激励真值表及函数表达式6分,电路图4分(略)
J2=K2=X+Q1
J1=K1=1
输入 X 现态 Q2 Q1 次态 Q2(n+1)Q1(n+1) 激励函数
J2 K2 J1 K1
0 0 0 0 1 1 1 00 01 10 11 00 01 10 01 10 11 00 11 10 01 0d1d
1dd1
d01d
d1d1
1d1d
1dd1
d11d