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关于ALTERA提供的FIFO核使用原理

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关于ALTERA提供的FIFO核使用原理2008-08-16 23:35ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。

FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。

其中DCFIFO指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于不同时钟同步信号之间的同步调整。

首先看看DCFIFO模式下的几个比较重要的信号：[A]在写端，主要有以下几个信号：(1) data[n-1:0]：写入数据信号总线；(2) wrreq：写入请求信号，高有效(2) wrclk：写入同步时钟；(3) wrfull, wrempty：用于指示写端FIFO为空或者满的状态；(4) wrusedw[log2(SIZE_FIFO)-1:0] ：写入的数据个数，按写入个数递增；上述信号都与写入时钟srclk同步；[B]在读端，主要有以下几个信号：(1) q[n-1:0]：读取数据信号总线；(2) rdreq：读取请求/确认信号，高有效(2) rdclk：读取同步时钟；(3) rdfull, rdempty：用于指示读端FIFO为空或者满的状态；(4) rdusedw[log2(SIZE_FIFO)-1:0] ：读取FIFO主要有两种工作模式：(1) Legacy mode(Legacy synchronous FIFO mode )(2) Show-ahead mode(Show-ahead synchronous FIFO mode)其中：在Legacy mode，读端的rdreq信号作为读取FIFO的请求信号(REQ)，读取数据在rdreq置位后的第二个时钟周期有效。

在Show-ahead mode，读端的rdreq信号作为读取FIFO的确认信号(ACK)，读取数据在rdreq置位后立即有效，不要额外的读取周期。

下面分别给出Legacy mode和Show-ahead mode的读写时序：[A] Legacy mode[B] Show-ahead mode由上述时序可以看出两种模式的区别。

值得注意的是：读端在读取数据的时候，必须等待写端数据准备好，即rdempty为低之后开始读取数据，为高期间表明FIFO状态为空，写端写入数据未有效。

相应的在写端如果wrfull为高，则表明FIFO状态以满，不能再写入数据，此时写入的数据无效。

下面给出一个FIFO操作的具体实例：完成将10MHz同步输入的总线同步缓冲到72MHz+6MHz的同步组合输出。

//----------------------------------------------------------------------------------// Copyright (c) 2007 by College of Communication Engineering,Chongqing University.//----------------------------------------------------------------------------------// Project:////----------------------------------------------------------------------------------// File Name:CNGI_PLCP2TxPHY_SyncProc.v// Module://// Top Module:////----------------------------------------------------------------------------------//// Major Functions:////----------------------------------------------------------------------------------//// Revision History ://----------------------------------------------------------------------------------// Ver :| Author :| Mod. Date :| Changes Made: :| E-mail // V1.0 :| ZHANG-xuying :| 01/08/07 :| Initial Revision :|zh_xuying@//----------------------------------------------------------------------------------`define PLME_RESET_IND (4'b1001)`define CCA_RESET_IND (4'b1010)`define TxSTARTreq_IND (4'b1011)`define TxMPDU_IND (4'b1100)module CNGI_PLCP2TxPHY_SyncProc(reset, //poewer on resetPLCP2TxPHY_clk,PLCP2TxPHY_ind,PLCP2TxPHY_msg,//clk, //Tx PHY Local(此处不区分原语和MPDU直接采用数据的基带时钟读取)clk_ena,//LENGTH,syncPLCP2TxPHY_ind,syncPLCP2TxPHY_msg);//input wire reset;input wire PLCP2TxPHY_clk;input wire [3:0] PLCP2TxPHY_ind;input wire [7:0] PLCP2TxPHY_msg;//input wire clk,clk_ena;input wire [11:0] LENGTH;//output wire [3:0] syncPLCP2TxPHY_ind;output wire [7:0] syncPLCP2TxPHY_msg;//Generate wrreqreg fifo_wrreq;reg [11:0] fifo_wrdata;always @(posedge PLCP2TxPHY_clk or posedge reset)beginif(reset) fifo_wrreq<=1'b0;else fifo_wrreq<=PLCP2TxPHY_ind[3];end//always @(posedge PLCP2TxPHY_clk or posedge reset)beginif(reset) fifo_wrdata<=12'd0;else fifo_wrdata<={PLCP2TxPHY_ind,PLCP2TxPHY_msg};end//reg [3:0] BUS_IND_TYPE;always @(posedge PLCP2TxPHY_clk or posedge reset)beginif(reset) BUS_IND_TYPE<=4'h0;else begincase(PLCP2TxPHY_ind)`PLME_RESET_IND: BUS_IND_TYPE<=`PLME_RESET_IND;`CCA_RESET_IND: BUS_IND_TYPE<=`CCA_RESET_IND;`TxSTARTreq_IND: BUS_IND_TYPE<=`TxSTARTreq_IND;`TxMPDU_IND: BUS_IND_TYPE<=`TxMPDU_IND;default: BUS_IND_TYPE<=BUS_IND_TYPE;endcaseendend//wire fifo_rdempty;reg fifo_rdack;reg [2:0] cnt_a,cnt_b;reg [2:0] cnt_c;reg [11:0] cnt_d;always @(posedge clk or posedge reset)beginif(reset)begincnt_a<=3'd0;cnt_b<=3'd0;cnt_c<=3'd0;cnt_d<=12'd0;fifo_rdack<=1'b0;endelse if(clk_ena)beginif(BUS_IND_TYPE==`PLME_RESET_IND || BUS_IND_TYPE==`CCA_RESET_IND) beginif(!fifo_rdempty)beginif(cnt_a==0)beginfifo_rdack<=1'b1;cnt_a<=cnt_a+1;endelse if(cnt_a==1)beginfifo_rdack<=1'b0;cnt_a<=cnt_a;endendendelse if(BUS_IND_TYPE==`TxSTARTreq_IND)beginif(!fifo_rdempty)beginif(cnt_b<=5)beginfifo_rdack<=1'b1;cnt_b<=cnt_b+1;endelse if(cnt_b==6)beginfifo_rdack<=1'b0;cnt_b<=cnt_b;endendendelse if(BUS_IND_TYPE==`TxMPDU_IND)begin if(!fifo_rdempty)beginif(cnt_c>=7)beginif(cnt_d<LENGTH)beginfifo_rdack<=1'b1;cnt_d<=cnt_d+1;cnt_c<=3'd0;endelse if(cnt_d==LENGTH)beginfifo_rdack<=1'b0;cnt_d<=cnt_d;cnt_c<=cnt_c;endendelse cnt_c<=cnt_c+1;endendendelse fifo_rdack<=1'b0;endwire [11:0] fifo_Q;PLCP2TxPHY_FIFO u1(.aclr(reset),.data(fifo_wrdata),.rdclk(clk),.rdreq(fifo_rdack),.wrclk(PLCP2TxPHY_clk),.wrreq(fifo_wrreq),.q(fifo_Q),.rdempty(fifo_rdempty));//assign syncPLCP2TxPHY_ind=fifo_Q[11:8]; assign syncPLCP2TxPHY_msg=fifo_Q[7:0]; endmodule上述代码的仿真时序如下图：。

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Altera的FPGA_常见问题汇总

Altera的FPGA_常见问题汇总

常见问题汇总1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK 的专用时钟输入脚。

时钟是至少60M以上。

2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？可以。

3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？校准内部匹配电阻用。

此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。

4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML和LVDS电平（附件里面的截图）gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。

5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。

6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗通常需要逻辑去进行word aligner操作，如同GXB一样。

某些特定情况下可以预先知道边界。

这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索“Differential I/O Bit Position”7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。

fpga fifo使用方法

fpga fifo使用方法

fpga fifo使用方法FPGA FIFO是一种基于FPGA的先进数据缓存技术，可以用于存储和传输数据。

它具有高速、可靠、灵活等特点，被广泛应用于各种工业控制、通信系统、图像处理等领域。

本文将介绍FPGA FIFO的使用方法。

1. 确定FIFO的类型和大小首先，需要确定所需的FIFO类型和大小。

FIFO有很多种类型，包括同步FIFO、异步FIFO、单端口FIFO、双端口FIFO等。

根据实际应用需求选择合适的类型。

其次，需要确定所需的FIFO大小。

这取决于数据传输速率和缓存需求。

一般来说，缓存空间越大，数据传输越稳定。

2. 实现FIFO模块在确定了所需的FIFO类型和大小之后，需要实现相应的FIFO模块。

这可以通过使用硬件描述语言（HDL）来实现。

在HDL中，可以定义输入输出端口以及内部状态变量。

然后，在模块中添加读取和写入操作，并根据所选的FIFO类型来实现同步或异步操作。

3. 配置参数在实现了FIFO模块之后，需要配置相应的参数以便正确地使用它们。

这包括设置读取和写入指针以及缓存大小等参数。

4. 连接FIFO模块将FIFO模块连接到其他模块或外部设备。

这可以通过使用适当的接口和端口来实现。

5. 测试和调试最后，需要对FIFO进行测试和调试，以确保其正常工作。

这可以通过使用仿真工具或实际硬件测试来完成。

总之，FPGA FIFO是一种非常有用的数据缓存技术，可以大大提高数据传输速度和稳定性。

通过正确地选择FIFO类型和大小、实现FIFO 模块、配置参数、连接到其他模块并进行测试和调试，可以有效地使用它们。

fifo先进先出原理

fifo先进先出原理

fifo先进先出原理先进先出（First-In-First-Out, FIFO）是一种常见的数据存储和处理方式，它遵循一个简单的原则：最先进入的数据最先被处理或取出。

FIFO原理在计算机科学和电子工程中被广泛应用，一些典型的应用包括缓冲区、队列、调度算法和存储器管理。

接下来，我将详细介绍FIFO原理及其应用。

FIFO原理从字面上可以理解为“先进先出”，类似于队列理论中的排队模型。

假设有一条串行数据流，数据按照顺序进入一个容器或缓冲区，并按照相同的顺序离开。

数据可以是任何形式的，例如数字、字节、字符或者数据包。

FIFO原理的关键在于数据存储和处理的顺序。

当新的数据到达时，它被添加到容器的末尾，而最早到达的数据则从容器的开头被移除。

这就确保了每个数据项都遵循了“先进先出”的原则。

换句话说，数据在容器中被处理的顺序与它们进入容器的顺序相同。

FIFO原理可以通过一个简单的例子来理解。

考虑一个咖啡馆的咖啡杯架，顾客来到咖啡馆后，他们在杯架上取一只空杯子，并在架子的尽头放上一只新的满杯子。

当员工准备好制作咖啡时，他们会从杯架的一侧取出第一只空杯子，制作咖啡并交给顾客。

这样就确保了每个顾客依次得到自己的咖啡，遵循了先进先出的原则。

FIFO原理在计算机科学和电子工程中有广泛的应用。

其中一个典型的应用是队列。

队列是一种线性数据结构，它允许在一端（尾端）插入数据，而在另一端（头端）删除数据。

数据项通过队列“排队”进入和离开。

队列的操作包括入队（enqueue）和出队（dequeue）。

入队操作在队列的尾部插入数据项，而出队操作则移除队列的头部数据项。

队列的操作遵循FIFO原则，因此最早进入队列的数据项将最先出队。

队列的应用非常广泛，其中一个重要的应用是操作系统中的进程调度。

在多道程序设计环境中，操作系统需要决定执行哪个进程。

调度算法选择队列中的第一个进程，并分配处理器时间给它。

然后，该进程完成后，它会被移出队列，而下一个进程则成为新的队列头部。

fpga fifo输入和输出位宽不同的原理

fpga fifo输入和输出位宽不同的原理

fpga fifo输入和输出位宽不同的原理一、背景FPGA（现场可编程门阵列）是一种可编程的数字逻辑器件，广泛应用于高速数据传输和信号处理中。

FIFO（FirstInFirstOut）是一种常用的存储器结构，用于在数据流之间提供暂存作用。

当FPGA与外部设备或处理器进行数据交互时，输入和输出的位宽可能不同，这时就需要对数据进行转换。

本文将详细介绍FPGAFIFO输入和输出位宽不同的原理。

二、原理1.FIFO设计FPGA中的FIFO通常由三个部分组成：数据存储区、读/写指针和读/写控制逻辑。

数据存储区用于存储数据，读/写指针用于指示FIFO中数据的读写位置，读/写控制逻辑则根据FPGA的输入和输出位宽，控制数据的读写操作。

2.位宽转换当FPGA的输入和输出位宽不同时，需要进行位宽转换。

通常，可以通过在FIFO内部添加位宽转换单元来实现。

位宽转换单元根据输入和输出位宽的不同，对数据进行相应的位宽转换，以满足数据传输的要求。

3.同步问题在位宽转换过程中，需要考虑同步问题。

由于数据传输速率可能不同，需要在FIFO内部设置适当的同步机制，以确保数据传输的准确性和完整性。

通常，可以通过设置时钟域或使用同步器来解决同步问题。

三、应用FPGAFIFO输入和输出位宽不同的原理在实际应用中具有广泛的应用场景。

例如，在高速数据传输中，FPGA与外部设备或处理器之间的接口位宽可能不同，这时可以使用FIFO来缓冲数据，从而实现高速数据传输。

此外，在图像处理、音频处理等应用中，也可能需要使用FPGAFIFO来实现不同位宽的数据传输。

四、总结FPGAFIFO输入和输出位宽不同的原理主要涉及到FIFO的设计、位宽转换和同步问题。

在实际应用中，需要根据具体的应用场景和要求，选择合适的FIFO结构和位宽转换方式，以确保数据传输的准确性和完整性。

随着FPGA技术的发展和应用领域的扩展，FPGAFIFO输入和输出位宽不同的原理将会在更多的领域得到应用。