高速电路设计技术

高速数字电路设计技术探讨 宏碁计算机桌上型计算机研展处工程师 ■苏家弘 关于高速数字电路的电气特性，设计重点大略可分为三项：正时（Timing ）、信号质量（Signal Quality）与电磁干扰（EMI）的控制。在正时方面，由于数字电路大多依据频率信号来做信号间的同步工作，因此频率本身的准确度与各信号间的时间差都需配合才能正确运作。在高速的世界里，时间失之毫厘差以千里，严格的控制线长，基版材质等都成为重要的工作。在信号质量方面，高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理（Transmission Line）的分布电路（Distribute circuit）的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。在电磁干扰方面，则需防范电路板的电磁波过强而干扰到其它的电器用品。本文将依序介绍这些设计上的重点。

正时(Timing) 如图1，来源（source）芯片（A）发出一个频率长度（T）的信号a给目标（target）芯片B。对A的内部机制而言，他发出或收起信号a是在频率上升一段时间之后，这就是有效持续时间（valid delay）。在最坏的情形下，a信号只能持续T-(Tmax-Tmin)的时间。而B芯片，必须在这段持续时间内读入a，那就必须在频率B上升之前，a已存在一段设置时间（setup time），在上升之后，再持续一段保存时间（hold time）。

要考虑的有以下几点： 1.A与B所收到的频率信号CLK_A与CLK_B是否不同步？亦即是否有频率歪斜（clock skew）的现象。

2.信号a从A传至B所用的传导时间（flight time）需要多少？ 3.频率本身的不稳度（clock jitter）有多少？我们所设计的设置时间与保存时间能否容忍这个误差？

传输速度的计算 就1、2两点，我们都必须计算信号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体（通常为铜箔）的厚度与宽度，基板厚度与其材质的电介系数（permittivity）。尤其以基板的电介系数的影响最大：一般而言，传导速度与基板电介系数的平方根成反比。

以常见的FR-4而言，其电介系数随着频率而改变，其公式如下： ε=4.97-0.257log 但须注意，此处的参数f不是频率的频率，而是信号在傅立叶转换后所占的频宽。 以PentiumⅡ的频率信号为例，其上升或下降缘速率典型值约在2V/ns,对2.5V的频率信号而言，从10%到90%的信号水平约需1ns的时间，依公式：

BW=0.35/T 可知频宽为350MHz。代入公式可知电介系数大约是4.57。 如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为亦即 1.38xm/sec，或者5.43 inch/ns。 但对电路板这种信号线（trace）远比接地层要细长的情况，则可以用微条（microstrip）或条线（stripline）的模型来估算。对于走在外层的信号线，以微条的公式：

inch/ns 可得知其传输速度约为6.98 inch/ns。 对于走在内层的信号线，以条线的公式： inch/ns 可得知其传输速度约为5.50 inch/ns。 除此之外，也不要忽视贯穿孔（via）的影响。一个贯穿孔会造成24 ps左右的延迟。贯穿孔的模型请参考本文后的小附记。

至于各频率，如CLK_A与CLK_B之间的时间差，可以在频率产生器的说明书中查到。以PentiumⅡ的规范而言，主总线（host bus）上的频率理论上都必须同时到达各组件；若有频率不稳，单一频率而言必须在250 ps内。因此在最坏的情况下，信号设置时间与保存时间需再保留500 ps的余裕。

举例而言，频率产生器到芯片A的频率线长为12 inch，并打了4个贯穿孔；到B为7 inch，没有贯穿孔，则两者之间的频率歪斜为(12-7)/6.98+0.024×4=0.81 ns。再加上频率产生器的频率不稳，两者之间的频率歪斜最大可到1.31ns。信号传导时间也可以用相同的原理算出。至于信号的设置时间与保存时间，则可以在芯片的说明书中查到。

至此，可以归纳出关于正时方面的设计重点： a.在设计时，计算电路板上的传导速度，来估算信号的传导时间与频率歪斜的程度。配合芯片说明书上信号有效持续时间的规格，即可估计出是否合乎信号设置时间与保存时间的要求。

b.电路板制作完成后，实际测量设置时间与保存时间是否合乎要求。若能再保留频率不稳度所需的余裕，即可万无一失。

信号质量 比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0与1。但随着电路速度愈来愈快，信号质量愈来愈难以确保。如图2，信号的过高（overshoot），过低（undershoot）可能造成目标（target）芯片的损坏，振铃波（ringback）与矮化波（runt）（见图12）一旦使电位水平落入0与1之间的灰色地带，便可能造成0与1的误判。造成这些信号不稳的原因很多，以下将一一简述。

阻抗不匹配 分布电路 在高速电路的世界里，因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电磁波的波动来看。也可以说，从集成电路（lump circut）的领域进入分布电路（distribute circuit）的领域，否则将有许多的信号变化无法获得正确的解释。

那么，频率要高到多少才需用电磁学的理论，如传输线原理，来解释电路呢？这没有一个一定的标准。不过，有一个评判标准我觉得很适合工程师使用：在信号上升（下降）缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的效应。以PentiumⅡ频率产生器的例子而言，它的上升时间约为1ns，在6.98 inch/ns的速度下这段时间可走6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条频率信号线是不行的。

在传输线的世界里，最重要的就是一句话：阻抗匹配。如图3，信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗（intrinsic impedance）为Z0，则ZG=Z0=ZL便是阻抗匹配。 阻抗不匹配又会如何呢？我们回想国中的物理学，光从空气进入水中，是不是会有部份能量反射，部份穿透？传输线的现象也很类似。以负载端而言，当Z0=ZL，所有传输在线的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。被反射的比例为，详细的推导过程可在电磁学的课本中查到。

阻抗的计算 至于传输线的特性阻抗与负载的阻抗该如何计算呢？对完美的传输线模型，如两面相对的无穷大导电板，其特性阻抗为。在高频的情况下，电阻（R）与电导（G）的因素可被忽略，因此特性阻抗为 。

举例来说，一般的印刷电路板，电感为500nH/m，电容为100pF/m，此时 Z0=√500nH/100pF=70.7ohm。

又如：DIMM上每1.35cm有一颗内存，其输入脚之输入电容为4pF,则其电容为（4/1.35）pF/cm=296 pF/m。加上原先电路板的100pF，共396pF。故其阻抗约为 √500nH/396pF=35.5ohm。同时我们也注意到，内存的密度愈高，特性阻抗愈低。

至于微条电路的特性阻抗为 87/√ε+1.41 ln(5.98h/0.8w+t)，对于如图4的四层板而言，线宽6mils则特性阻抗为55.0ohm，8mils为45.9ohm，10mils为38.7ohm。

了解了线路上阻抗的计算方法后，现在让我们来看看阻抗不匹配所造成的后果。以内存控制线缓冲器而言，其输出为42mA。标准值的1.5倍，即63mA，为其驱动能力。在一般的定义下，OL=0.4V，因此其等价输出阻抗为0.4V/63mA=6.35ohm。假设输出阻抗不随着电流大小而改变，且负载端不加任何组件，亦即为开路，则在信号线特性阻抗为55ohm的情况下，芯片输出端的反射系数：(6.35-55)/(6.35+55)=-0.79。无穷大负载端的反射系数为1。则可看到波形如图5。

终端(termination) 我们可以看到在负载端的波形散乱异常，有80%的overshoot，和62%的振铃波。解决办法在于使输出端或负载端达到阻抗匹配。例如，在靠近芯片输出脚处串上48.7ohm的电阻，使其输出阻抗达到55ohm。此称为来源终端法（source termination ），其波形如图6。

或在负载端并联55ohm的电阻，使其阻抗匹配，称为分路（shunt）终端法，其波形如图7。 其中以输出端串联电阻的方式可达到1的信号水平，又不似分路终端法会消耗相当多的额外功率，最被广泛使用。

来源终端的延迟效果 但来源终端法延迟信号之副作用较大：假设为了输出端阻抗匹配而串上48.7 ohm的电阻，在负载端则接上有8颗内存的DIMM。那么从这4pF×8的电容负载向信号来源端看去，是55 ohm的阻抗，因此这个RC电路有着信号上升时间2.2Z0C =3.87ns 。原有的信号上升时间若为1ns，则总和上升时间成为，共增加了3.0ns的上升时间。因此在实务上，为了正时上的考虑，不见的会使用符合阻抗匹配的电阻值，而使用较小的值。如图8，为了推动负载较重的DIMM，电阻值降到22ohm，RAS与CAS的设置时间仍只不到规范3.0ns，相当的危险。电阻值降到0ohm，如图9，RAS与CAS的设置时间才达到4ns，但此时CAS的overshoot却升到了4.0V。此时研发工程师便需在信号质量与正时之间取个中庸值，使得最多种类的DIMM能正常的运作。

不同种类的终端方法 除了来源终端法和分路终端法，另有特维宁（Thevinin）终端法、二极管终端法（diode clamping）、交流终端法（AC termination），如图10所示。特维宁终端比起分路终端法消耗更多的电流，但能建立直流分压点（DC bias），是其优点。二极管终端法也可过滤overshoot和undershoot，且消耗较少的电流。交流终端法可控制overshoot与突波（spike），电阻选在信号现特性阻抗值Z0，而电容值则选在πfZ0附近，使欲过滤之频率的噪声视之如短路。

走线的拓蹼